一种芯片测试系统以及测试方法技术方案

本发明专利技术适用于芯片测试技术领域，提供了一种芯片测试系统以及测试方法，芯片测试系统包括上位机模块；以及与所述上位机模块通信的下位机模块；所述上位机模块包括PC端以及与所述PC端连接的控制单元；所述下位机模块包括多个级联的下位机，所述下位机连接待测芯片，多个级联的所述下位机中，首位所述下位机与所述控制单元通信连接；所述控制单元根据所述PC端发送的GPIO配置信息自动配置所述待测芯片的测试主控的GPIO端口。本发明专利技术通过增加控制单元对待测芯片的测试主控的GPIO端口进行自动配置，替代了现有的手动拨码进行配置，能够节省时间与人力成本，提高对存储芯片的测试效率。提高对存储芯片的测试效率。提高对存储芯片的测试效率。

【技术实现步骤摘要】
一种芯片测试系统以及测试方法


[0001]本专利技术属于芯片测试
，尤其涉及一种芯片测试系统以及测试方法。

技术介绍

[0002]存储芯片需要进行高温老化分选等级，因此，存储芯片需要大批量进行高温老化测试。现有技术中，主要提供了两种解决方式：方式1、使用单个的测试座或测试板，先手工安装上存储芯片，其次，再手工进行测试信号的配置，将测试座上预留的拨码开关拨至指定位置，最后将测试座或测试板逐个插到高温老化柜中的接口上进行老化。方式2、在方式1的基础上将多个测试座或测试板集中至一个更大的测试板上，测试信号配置及后续测试操作方式均相似。
[0003]针对现有的技术方式，可见，现有技术中，是通过手动配置测试信号，人工成本高，出错率也高，从而导致测试效率低的问题。

技术实现思路

[0004]本专利技术提供一种芯片测试系统，旨在解决现有技术通过手动配置测试信号，人工成本高，出错率高，测试效率低的问题。
[0005]本专利技术是这样实现的，提供一种芯片测试系统，包括上位机模块；以及
[0006]与所述上位机模块通信的下位机模块；
[0007]所述上位机模块包括PC端以及与所述PC端连接的控制单元；
[0008]所述下位机模块包括多个级联的下位机，所述下位机连接待测芯片，多个级联的所述下位机中，首位所述下位机与所述控制单元通信连接；
[0009]所述控制单元根据所述PC端发送的GPIO配置信息自动配置所述待测芯片的测试主控的GPIO端口。
[0010]更进一步地，还包括连接所述控制单元以及所述下位机的电源模块，通过所述电源模块对所述控制单元以及所述下位机进行供电。
[0011]更进一步地，所述上位机还包括连接所述控制单元的显示单元，通过所述显示单元对所述控制单元的配置状态进行显示。
[0012]更进一步地，多个级联的所述下位机设置在用于测试所述待测芯片的测试板上。
[0013]更进一步地，所述控制单元外接所述测试板或设置在所述测试板上。
[0014]本专利技术实施例还提供一种采用任一实施例中所述的一种芯片测试系统的芯片测试方法，包括以下步骤：
[0015]所述控制单元接收所述PC端发送的配置文件，其中，所述配置文件中包括与所述待测芯片的ID值对应的所述GPIO配置信息；
[0016]将所述GPIO配置信息发送至通信连接的所述下位机，基于多个级联的所述下位机对所述GPIO配置信息有序进行校验；
[0017]若多个级联的所述下位机对所述GPIO配置信息依次效验通过，则所述控制单元基
于所述GPIO配置信息自动配置所述待测芯片的测试主控的GPIO端口。
[0018]更进一步地，在所述控制单元接收所述PC端发送的配置文件之前，还包括步骤：
[0019]获取所述待测芯片的测试主控发送的串口数据；
[0020]将所述串口数据发送至所述PC端进行数据解析，判断所述串口数据与所述PC端中创建的ID配置表中信息是否匹配；
[0021]若所述串口数据与所述ID配置表中存在信息匹配，则所述控制单元接收所述PC端发送的与所述ID配置表匹配的所述配置文件。
[0022]更进一步地，所述基于多个级联的所述下位机对所述GPIO配置信息有序进行校验的步骤包括：
[0023]所述控制单元下发所述GPIO配置信息给通信连接的首位所述下位机，基于首位所述下位机对所述GPIO配置信息进行效验，判断所述GPIO配置信息是否与所述串口数据对应；
[0024]若首位所述下位机完成对所述GPIO配置信息的效验，则所述控制单元接收首位所述下位机发送的反馈信息；
[0025]所述控制单元基于所述反馈信息判断效验通过，则基于所述下位机的级联，将所述GPIO配置信息下发到次位所述下位机进行效验，并依次效验直到末位所述下位机，其中，所述控制单元在每位所述下位机效验后会接收对应下位机发送的所述反馈信息；
[0026]所述控制单元根据所述反馈信息判断效验失败，则判定所述GPIO配置信息读取错误，暂停所述待测芯片的测试主控的GPIO端口配置。
[0027]本专利技术所达到的有益效果：本申请提供一种芯片测试系统，基于上位机模块与下位机模块之间的通信连接，通过在上位机模块中增加控制单元，通过控制单元获取上位机模块中PC端发送的包括与待测芯片的ID值对应的GPIO配置信息，并将GPIO配置信息发送给通信连接的首位下位机，基于下位机级联的方式，通过每一位下位机对GPIO配置信息依次有序进行效验，在所有下位机效验成功后，控制单元便会基于GPIO配置信息对待测芯片的测试主控的GPIO端口进行自动配置，替代了现有的手动拨码进行配置。所以，本申请能够节省时间与人力成本，提高芯片的测试效率。
附图说明
[0028]图1是本专利技术实施例提供的一种芯片测试系统的结构示意图；
[0029]图2是本专利技术实施例提供的待测芯片的一种测试装置结构图；
[0030]图3是本专利技术实施例提供的一种芯片测试方法的流程图；
[0031]图4是本专利技术实施例提供的在步骤S101之前的流程图；
[0032]图5是本专利技术实施例提供的控制单元的端口配置流程图；
[0033]图6是本专利技术实施例提供的步骤S102的流程图；
[0034]图中，1、上位机模块，11、PC端，12、控制单元，2、下位机模块，3、测试板，31、控制测试板，32、测试顶针，4、托盘，5、加热模块，6、待测芯片，7、活动导向柱。
具体实施方式
[0035]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对
本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0036]现有技术通过手动配置测试信号，人工成本高，出错率高，测试效率低的问题。本申请基于上位机模块与下位机模块之间的通信连接，通过在上位机模块中增加控制单元，通过控制单元获取上位机模块中PC端发送的包括与待测芯片的ID值对应的GPIO配置信息，并将GPIO配置信息发送给通信连接的首位下位机，基于下位机级联的方式，通过每一位下位机对GPIO配置信息依次有序进行效验，在所有下位机效验成功后，控制单元便会基于GPIO配置信息对待测芯片的测试主控的GPIO端口进行自动配置，替代了现有的手动拨码进行配置。所以，本申请能够节省时间与人力成本，提高芯片的测试效率。
[0037]实施例一
[0038]参考图1所示，图1为本专利技术一实施例提供的一种芯片测试系统的结构示意图。一种芯片测试系统，包括上位机模块1；以及
[0039]与上位机模块1通信的下位机模块2；
[0040]上位机模块1包括PC端11以及与PC端11连接的控制单元12；
[0041]下位机模块2包括多个级联的下位机，下位机连接待测芯片，多个级联的下位机中，首位下位机与控制单元通信连接；
[0042]控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片测试系统，其特征在于，包括：上位机模块；以及与所述上位机模块通信的下位机模块；所述上位机模块包括PC端以及与所述PC端连接的控制单元；所述下位机模块包括多个级联的下位机，所述下位机连接待测芯片，多个级联的所述下位机中，首位所述下位机与所述控制单元通信连接；所述控制单元根据所述PC端发送的GPIO配置信息自动配置所述待测芯片的测试主控的GPIO端口。2.如权利要求1所述的芯片测试系统，其特征在于，还包括连接所述控制单元以及所述下位机的电源模块，通过所述电源模块对所述控制单元以及所述下位机进行供电。3.如权利要求1
‑
2任一项所述的芯片测试系统，其特征在于，所述上位机还包括连接所述控制单元的显示单元，通过所述显示单元对所述控制单元的配置状态进行显示。4.如权利要求1所述的芯片测试系统，其特征在于，多个级联的所述下位机设置在用于测试所述待测芯片的测试板上。5.如权利要求4所述的芯片测试系统，其特征在于，所述控制单元外接所述测试板或设置在所述测试板上。6.一种采用权利要求1
‑
5中任一项所述的芯片测试系统的芯片测试方法，其特征在于，包括以下步骤：所述控制单元接收所述PC端发送的配置文件，其中，所述配置文件中包括与所述待测芯片的ID值对应的所述GPIO配置信息；将所述GPIO配置信息发送至通信连接的所述下位机，基于多个级联的所述下位机对所述GPIO配置信息有序进行校验；若多个级联的所...

【专利技术属性】
技术研发人员：倪黄忠，俞文全，李华星，
申请(专利权)人：深圳市时创意电子有限公司，
类型：发明
国别省市：