半导体器件及其形成方法技术

器件包括包含有源区域的衬底、有源区域上方的栅极堆叠件以及栅极堆叠件上方的硬掩模。硬掩模包括覆盖层、沿覆盖层的侧壁和底部延伸的支撑层、以及沿着支撑层的侧壁和底部延伸的衬垫层。支撑层包括金属氧化物材料或金属氮化物材料。本发明专利技术的实施例还提供了形成半导体器件的方法。件的方法。件的方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本专利技术的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]将半导体器件用于各种电子应用，例如，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
[0003]半导体行业通过不断减小最小部件尺寸来不断改善各个电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外的问题。

技术实现思路

[0004]本专利技术的一些实施例提供了一种半导体器件，包括：衬底，包括有源区域；栅极堆叠件，位于有源区域上方；以及硬掩模，位于栅极堆叠件上方，硬掩模包括：覆盖层；支撑层，沿着覆盖层的侧壁和底部延伸，其中，支撑层包括金属氧化物材料或金属氮化物材料；以及衬垫层，沿着支撑层的侧壁和底部延伸。
[0005]本专利技术的另一些实施例提供了一种半导体器件，包括：衬底，包括有源区域；第一间隔件结构和第二间隔件结构，位于有源区域上方，第一间隔件结构的第一侧壁面向第二间隔件结构的第二侧壁；栅极堆叠件，位于有源区域上方以及位于第一间隔件结构和第二间隔件结构之间，其中，栅极堆叠件的顶表面低于第一间隔件结构的顶表面和第二间隔件结构的顶表面；硬掩模，位于栅极堆叠件上方以及位于第一间隔件结构和第二间隔件结构之间，硬掩模包括：衬垫层，沿着栅极堆叠件的顶表面、第一间隔件结构的第一侧壁和第二间隔件结构的第二侧壁延伸，衬垫层包括第一氮化物材料；支撑层，位于衬垫层上方，支撑层包括第二氮化物材料或第一氧化物材料；以及覆盖层，位于支撑层上方，覆盖层包括第三氮化物材料；外延源极/漏极区，嵌入在与第一间隔件结构相邻的有源区域中；以及源极/漏极接触件，位于外延源极/漏极区上方并且与第一间隔件结构相邻，源极/漏极接触件的顶表面与硬掩模的顶表面齐平。
[0006]本专利技术的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底的有源区域上方形成伪栅极结构，伪栅极结构具有第一侧壁和与第一侧壁相对的第二侧壁；在伪栅极结构的第一侧壁上形成第一间隔件结构；在伪栅极结构的第二侧壁上形成第二间隔件结构；用替换栅极结构替换伪栅极结构；使替换栅极结构凹进以形成嵌入在第一间隔件结构和第二间隔件结构之间的凹槽；以及在凹槽中形成硬掩模，其中，形成硬掩模包括：沿着凹槽的侧壁和底部形成衬垫层；在凹槽中的衬垫层上方形成支撑层，支撑层包括金属氮化物材料或金属氧化物材料；以及在凹槽中的支撑层上方形成覆盖层。
[0007]本专利技术的一些实施例提供了半导体器件的自对准接触件硬掩模结构及其形成方法。
附图说明
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1至图13、图15至图17以及图21至图26是根据一些实施例的制造半导体器件中的中间阶段的截面图。
[0010]图14是示出根据一些实施例的用于自对准接触件硬掩模的各个层的各个可能的材料的表格。
[0011]图18是示出根据一些实施例的原子层蚀刻工艺的流程图。
[0012]图19和图20是根据一些实施例的在执行原子层蚀刻工艺时候的中间阶段的截面图。
[0013]图27是根据一些实施例的半导体器件的截面图。
具体实施方式
[0014]以下公开内容提供了许多用于实现本专利技术的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0015]而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0016]将针对特定背景描述实施例，即，半导体器件的自对准接触件(SAC)硬掩模及其形成方法。在使用后栅极工艺形成的平面场效应晶体管(FET)器件的背景下讨论本文展现的各个实施例。在其他实施例中，可以使用先栅极工艺。然而，可以将各个实施例应用至包括其他类型的晶体管(例如，FinFET、全环栅(GAA)晶体管(例如，诸如纳米FET)等)的管芯来代替平面FET或与平面FET组合。本文讨论的各个实施例允许形成包括支撑层并且具有改进的抗蚀刻性的SAC硬掩模，使得在形成用于源极/漏极接触件的开口的蚀刻工艺期间，减少了SAC硬掩模的角部损失并且保持了相邻的源极/漏极接触件之间的良好的绝缘。
[0017]图1至图13、图15至图17和图21至图26是根据一些实施例的制造半导体器件100的中间阶段的截面图。在图1中，提供了衬底102。衬底102可以是诸如块状半导体的半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是被掺杂的(例如，用p型或n型掺杂剂)或未被掺杂的。衬底102可以是诸如硅晶圆的晶圆。通常，SOI衬底是形成在绝缘层上的一层半导体材料。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在衬底上提供绝缘层，通常是硅或玻璃衬底。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底102的半导体
材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。
[0018]衬底102具有区域100N和区域100P。可以将区域100N用于形成n型器件，诸如n型晶体管。可以将区域100P用于形成p型器件，诸如p型晶体管。区域100N可以与区域100P物理地分隔开(如分隔件104所示)，并且可以在区域100N和区域100P之间设置任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。
[0019]衬底102包括有源区域106。在一些实施例中，当半导体器件100是平面FET器件时，有源区域106包括衬底102的上平面部分。在其他实施例中，当半导体器件100是平面FET器件时，有源区域106是形成在衬底102上方的半导体层，使得半导体层和衬底102本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底，包括有源区域；栅极堆叠件，位于所述有源区域上方；以及硬掩模，位于所述栅极堆叠件上方，所述硬掩模包括：覆盖层；支撑层，沿着所述覆盖层的侧壁和底部延伸，其中，所述支撑层包括金属氧化物材料或金属氮化物材料；以及衬垫层，沿着所述支撑层的侧壁和底部延伸。2.根据权利要求1所述的半导体器件，其中，所述衬垫层包括与所述金属氮化物材料不同的第一氮化物材料。3.根据权利要求2所述的半导体器件，其中，所述覆盖层包括与所述金属氮化物材料不同的第二氮化物材料。4.根据权利要求3所述的半导体器件，其中，所述第一氮化物材料与所述第二氮化物材料相同。5.根据权利要求3所述的半导体器件，其中，所述第一氮化物材料与所述第二氮化物材料不同。6.根据权利要求1所述的半导体器件，还包括延伸到与所述栅极堆叠件相邻的所述有源区域中的外延源极/漏极区。7.根据权利要求6所述的半导体器件，还包括位于所述外延源极/漏极区上方的源极/漏极接触件，所述源极/漏极接触件的顶表面与所述硬掩模的顶表面齐平。8.一种半导体器件，包括：衬底，包括有源区域；第一间隔件结构和第二间隔件结构，位于所述有源区域上方，所述第一间隔件结构的第一侧壁面向所述第二间隔件结构的第二侧壁；栅极堆叠件，位于所述有源区域上方以及位于所述第一间隔件结构和所述第二间隔件结构之间，其中，所述栅极堆叠件的顶表面低于所述第一间隔件结构的顶表面和所述第二间隔件结构的顶表面；硬掩模，位于所述栅极堆叠件上方以...

【专利技术属性】
技术研发人员：何彩蓉，李资良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：