半导体结构及其制备方法技术

本公开实施例提供一种半导体结构及其制备方法，涉及半导体技术领域。该半导体结构的制备方法包括提供具有阵列区和外围区的基底；形成覆盖基底的初始材料层；去除位于阵列区上的部分初始材料层，以在阵列区形成位线结构，并在相邻的位线结构之间形成存储节点接触结构；去除位于外围区上的初始材料层，以在外围区形成栅极结构。本公开通过先在阵列区上形成位线结构和存储节点接触结构，之后再在外围区上形成栅极结构。如此，可以避免形成位线结构和存储节点接触结构时多次热处理过程对栅极结构的损伤，提高了栅极结构的良率，进而提高了半导体结构的良率。了半导体结构的良率。了半导体结构的良率。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本公开实施例涉及半导体
，尤其涉及一种半导体结构及其制备方法。

技术介绍

[0002]动态随机存储器(Dynamic Random Access Memory，简称DRAM)，所形成的动态随机存储器通常包括阵列区和外围区，其中，阵列区用于设置多个存储单元和数据线(例如，位线结构和字线结构)。外围区内设置有逻辑电路，逻辑电路用于与阵列区内的数据线电性连接，以实现对数据信息的存储或者读取。
[0003]但是，在制备阵列区内的器件时，会对外围区的逻辑电路造成损伤，降低了半导体结构的良率。

技术实现思路

[0004]鉴于上述问题，本公开实施例提供一种半导体结构及其制备方法，用于提高半导体结构的良率。
[0005]本公开实施例的第一方面提供一种半导体结构的制备方法，其包括：
[0006]提供具有阵列区和外围区的基底；
[0007]形成覆盖所述基底的初始材料层；
[0008]去除位于所述阵列区上的部分所述初始材料层，以在所述阵列区形成位线结构，并在相邻的所述位线结构之间形成存储节点接触结构；
[0009]去除位于所述外围区上的所述初始材料层，以在所述外围区形成栅极结构。
[0010]在一些实施例中，提供具有阵列区和外围区的基底，包括：在所述基底中形成间隔排列的多个有源区，在位于所述阵列区的所述有源区上方形成初始接触结构。
[0011]在一些实施例中，形成覆盖所述基底的初始材料层，包括：在所述基底上方沉积依次层叠设置的初始半导体层、初始导电层和初始绝缘层。
[0012]在一些实施例中，形成的所述初始绝缘层的厚度为40nm～60nm。
[0013]在一些实施例中，所述形成位线结构，包括：刻蚀位于所述阵列区的所述初始材料层和初始接触结构，形成间隔排列的多条位线和位线接触结构，每条所述位线通过所述位线接触结构连接所述有源区；其中，每条所述位线包括依次层叠设置的第一半导体层、第一导电层和第一绝缘层。
[0014]在一些实施例中，所述形成位线结构，还包括在每条所述位线的侧壁形成隔离层。
[0015]在一些实施例中，形成所述位线结构之后，进行第一热处理，所述第一热处理的条件为：在620℃～680℃条件下退火12h～18h。
[0016]在一些实施例中，所述形成存储节点接触结构，包括：在位于相邻的所述隔离层之间的区域中填充介质层，刻蚀所述介质层，形成阵列排布的多个通孔，每个所述通孔暴露所述有源区的表面，在所述通孔内填充半导体材料，形成所述存储节点接触结构。
[0017]在一些实施例中，所述形成栅极结构，包括：形成掩膜层，所述掩膜层覆盖位于所
述阵列区和所述外围区的所述基底，图案化位于所述外围区的所述掩膜层，于外围区的所述有源区的上方形成栅极叠层，所述栅极叠层包括依次层叠设置的第二半导体层、第二导电层和第二绝缘层。
[0018]在一些实施例中，所述形成栅极结构，还包括：在所述栅极叠层的侧壁形成第一隔离结构，对所述有源区的第一掺杂区进行离子注入。
[0019]在一些实施例中，所述方法还包括：形成第二隔离结构，所述第二隔离结构覆盖所述第一隔离结构的侧壁，对所述有源区的第二掺杂区进行离子注入。
[0020]在一些实施例中，所述第二掺杂区的离子掺杂浓度大于所述第一掺杂区的离子掺杂浓度。
[0021]在一些实施例中，完成所述第二掺杂处理之后，进行第二热处理，所述第二热处理的条件为：在1250℃～1350℃条件下热处理0.4h～0.6h；再在320℃～380℃条件下退火8h～12h。
[0022]在一些实施例中，所述方法还包括：在所述外围区的所述基底上形成覆盖层，刻蚀所述覆盖层形成接触孔，所述接触孔暴露出所述第二掺杂区。
[0023]本公开实施例的第二方面提供一种半导体结构，半导体结构通过第一方面提供的半导体结构的制备方法制得。
[0024]本公开实施例所提供的半导体结构及其制备方法中，通过先在阵列区上形成位线结构和存储节点接触结构，之后再在外围区上形成栅极结构。如此，可以避免形成位线结构和存储节点接触结构时多次热处理过程对栅极结构的损伤，提高了栅极结构的良率，进而提高了半导体结构的良率。
[0025]除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
[0026]为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1为相关技术中提供的半导体结构的示意图；
[0028]图2为本公开实施例提供的半导体结构的制备方法的工艺流程图；
[0029]图3为本公开实施例提供的半导体结构的制备方法中形成初始接触结构的示意图；
[0030]图4为本公开实施例提供的半导体结构的制备方法中形成初始材料层的示意图；
[0031]图5为本公开实施例提供的半导体结构的制备方法中形成位线的示意图；
[0032]图6为本公开实施例提供的半导体结构的制备方法中形成位线结构的示意图；
[0033]图7为本公开实施例提供的半导体结构的制备方法中形成半导体材料的示意图；
[0034]图8为本公开实施例提供的半导体结构的制备方法中形成存储节点接触结构的示
意图；
[0035]图9为本公开实施例提供的半导体结构的制备方法中形成材料层的示意图；
[0036]图10为本公开实施例提供的半导体结构的制备方法中形成掩膜层的示意图；
[0037]图11为本公开实施例提供的半导体结构的制备方法中形成栅极叠层的示意图；
[0038]图12为本公开实施例提供的半导体结构的制备方法中形成第一隔离结构的示意图；
[0039]图13为本公开实施例提供的半导体结构的制备方法中形成第一掺杂区的示意图；
[0040]图14为本公开实施例提供的半导体结构的制备方法中形成第二隔离结构；
[0041]图15为本公开实施例提供的半导体结构的制备方法中形成第二掺杂区的示意图；
[0042]图16为本公开实施例提供的半导体结构的制备方法中形成接触孔的示意图。
[0043]附图标记：
[0044]10：源极区；20：漏极区；
[0045]100：基底；110：有源区；111：沟道区；112：第一掺杂区；113：第二掺杂区；120：浅沟槽隔离结构；130：阵列区；140：外围区；
[0046]200：位线接触本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：提供具有阵列区和外围区的基底；形成覆盖所述基底的初始材料层；去除位于所述阵列区上的部分所述初始材料层，以在所述阵列区形成位线结构，并在相邻的所述位线结构之间形成存储节点接触结构；去除位于所述外围区上的所述初始材料层，以在所述外围区形成栅极结构。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，提供具有阵列区和外围区的基底，包括：在所述基底中形成间隔排列的多个有源区，在位于所述阵列区的所述有源区上方形成初始接触结构。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，形成覆盖所述基底的初始材料层，包括：在所述基底上方沉积依次层叠设置的初始半导体层、初始导电层和初始绝缘层。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，形成的所述初始绝缘层的厚度为40nm～60nm。5.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述形成位线结构，包括：刻蚀位于所述阵列区的所述初始材料层和初始接触结构，形成间隔排列的多条位线和位线接触结构，每条所述位线通过所述位线接触结构连接所述有源区；其中，每条所述位线包括依次层叠设置的第一半导体层、第一导电层和第一绝缘层。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述形成位线结构，还包括在每条所述位线的侧壁形成隔离层。7.根据权利要求6所述的半导体结构的制备方法，其特征在于，形成所述位线结构之后，进行第一热处理，所述第一热处理的条件为：在620℃～680℃条件下退火12h～18h。8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述形成存储节点接触结构，包括：在位于相邻的所述隔离层之间的区域中填充...

【专利技术属性】
技术研发人员：李东琦，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：