具有屏蔽栅沟槽结构的超级结半导体功率器件制造技术

本发明专利技术公开了一种新型的屏蔽栅沟槽(SGT)式超级结(SJ)MOSFETs，所述的SGT SJ MOSFET具有位于氧化层电荷平衡(OCB)区的第一类型多阶梯外延(MSE)结构，以及位于SJ区的第二类型MSE结构，以降低器件的比导通电阻(Rsp)和栅

【技术实现步骤摘要】
具有屏蔽栅沟槽结构的超级结半导体功率器件


[0001]本专利技术主要涉及半导体功率器件，更具体地，本专利技术涉及改进的屏蔽栅沟槽(SGT)式超级结(SJ)MOSFET(金属氧化物半导体场效应晶体管)，其在SGT区和SJ区都具有多阶梯外延(MSE)层结构。

技术介绍

[0002]众所周知，SJ结构和SGT结构都打破了功率MOSFETs在击穿电压(BV)和比导通电阻(Rsp)之间的传统硅极限。当BV高于300V时，相比SGT MOSFET，SJ MOSFET具有更低的Rsp。然而，当BV低于300V时，相比SJ MOSFET，SGT MOSFET具有更多的优势，包括更低的栅
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漏电容(Cgd)和更低的Rsp。
[0003]因此，对于BV高于300V的功率MOSFETs而言，仍需要提供一种新型的器件结构以获得更低的Rsp和更低的Cgd，可通过将SGT结构和SJ结构相结合以获得改进的特性来实现。

技术实现思路

[0004]本专利技术公开了新型的SGT SJ MOSFETs，其中，位于氧化层电荷平衡(OCB)区的外延层具有第一类型MSE结构，位于SJ区的外延层具有第二类型MSE结构。与常规的SGT MOSFETs和SJ MOSFETs相比，本专利技术公开的这种具有以上两种类型MSE结构的器件，其漂移区的平均掺杂浓度更高，因此可在不降低BV的情况下，显著降低器件的Rsp。此外，本专利技术公开的这种具有以上两种类型MSE结构的器件，可以避免沟道区发生强电场峰，从而增强器件的雪崩能力。/>[0005]在OCB区内将MSE结构与多阶梯氧化层(MSO)结构相结合，并在衬底与OCB区之间的缓冲区中引入一层缓冲外延层，可进一步降低器件的Rsp。该MSO结构是一个场板氧化层，其围绕在位于栅沟槽的屏蔽栅极的周围，并具有自栅沟槽底部至体区方向、厚度呈阶梯式递减的多个阶梯氧化层，其中每个阶梯氧化层的厚度都是均匀的。
[0006]本专利技术的一个方面，是公开了一种SGT SJ MOSFET，所述SGT SJ MOSFET形成在具有第一导电类型的外延层内，所述外延层位于具有第一导电类型的衬底之上，其进一步包括：多个位于有源区的栅沟槽，其被具有第一导电类型的源区所包围，源区位于具有第二导电类型的体区中，并接近外延层的上表面，其中，每个栅沟槽都包括一个栅极和一个屏蔽栅极；屏蔽栅极与外延层间通过第一绝缘层实现绝缘，栅极与外延层间通过栅氧化层实现绝缘，屏蔽栅极与栅极间通过多晶硅间氧化层(IPO)实现绝缘，栅氧化层围绕栅极，且栅氧化层的厚度小于第一绝缘层；一个OCB区，形成于两相邻的栅沟槽之间、体区下方和屏蔽栅极的底部上方；体区，屏蔽栅极和源区，通过多个沟槽式接触区连至源金属；位于OCB区的外延层，具有第一类型MSE层结构，其掺杂浓度沿栅沟槽侧壁、自屏蔽栅极的底部至体区方向呈阶梯式递减，其中每个第一类型MSE层都具有均匀的掺杂浓度；所述SGT SJ MOSFET还进一步包括一个位于OCB区下方的SJ区，其包括具有第一导电类型的第一掺杂柱和具有第二导电类型的第二掺杂柱，第一掺杂柱和第二掺杂柱交替平行排列，并从栅沟槽的底部附近延
伸至衬底，其中每个第二掺杂柱都位于两相邻的栅沟槽之间并连接至体区；一个具有第一导电类型的缓冲区(NB)，形成于衬底和SJ区之间。
[0007]根据本专利技术的另一个方面，在一些优选实施例中，位于OCB区和缓冲区之间的SJ区具有掺杂浓度均匀的单一外延层，且第一掺杂柱的掺杂浓度与第二掺杂柱相同。
[0008]根据本专利技术的另一个方面，在一些优选实施例中，位于OCB区和缓冲区之间的SJ区具有第二类型MSE层，所述第二类型MSE层具有第一导电类型且具有不同的掺杂浓度；位于SJ区的第二类型MSE层与第一掺杂柱的掺杂浓度，自OCB区底部至缓冲区方向呈阶梯式递减，而第二掺杂柱的掺杂浓度自OCB区底部至缓冲区方向呈阶梯式递增；在SJ区底部、缓冲区附近，第一掺杂柱的掺杂浓度低于第二掺杂柱；在SJ区顶部、OCB区附近，第一掺杂柱的掺杂浓度高于第二掺杂柱；在SJ区的顶部和底部之间、SJ区的中间区域，第一掺杂柱的掺杂浓度与第二掺杂柱相同。
[0009]根据本专利技术的另一个方面，在一些优选实施例中，位于OCB区和缓冲区之间的SJ区具有第二类型MSE层，所述第二类型MSE层具有第一导电类型且具有不同的掺杂浓度；位于SJ区的第二类型MSE层与第一掺杂柱的掺杂浓度，自OCB区底部至缓冲区方向呈阶梯式递增，而第二掺杂柱的掺杂浓度自OCB区底部至缓冲区方向呈阶梯式递减；在SJ区底部、缓冲区附近，第一掺杂柱的掺杂浓度高于第二掺杂柱；在SJ区顶部、OCB区附近，第一掺杂柱的掺杂浓度低于第二掺杂柱；在SJ区的顶部和底部之间、SJ区的中间区域，第一掺杂柱的掺杂浓度与第二掺杂柱相同。
[0010]根据本专利技术的另一个方面，在一些优选实施例中，栅极位于屏蔽栅极之上。在另一些优选实施例中，屏蔽栅极位于沟槽中间，栅极围绕屏蔽栅极的上部两侧形成。
[0011]根据本专利技术的另一个方面，在一些优选实施例中，根据击穿电压等级的不同，位于缓冲区的外延层的掺杂浓度等于或低于或高于位于SJ区的第二类型MSE层的底部外延层的掺杂浓度。
[0012]根据本专利技术的另一个方面，在一些优选实施例中，位于OCB区的第一类型MSE层包括至少两个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的底部外延层以及位于底部外延层之上、掺杂浓度为D2的顶部外延层，其中，D1和D2的关系为D2<D1。在另一些优选实施例中，位于OCB区的第一类型MSE层包括至少三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的底部外延层，掺杂浓度为D2的中间外延层以及掺杂浓度为D3的顶部外延层，其中，D1，D2和D3的关系为D3<D2<D1。
[0013]根据本专利技术的另一个方面，在一些优选实施例中，位于源区和体区的外延层，其掺杂浓度与位于OCB区、第一类型MSE层的顶部外延层相同。
[0014]根据本专利技术的另一个方面，在一些优选实施例中，位于SJ区的第二掺杂柱的宽度自OCB区底部至缓冲区方向逐渐减小，以解决SJ区第一掺杂柱底部JFET(结场效应晶体管)耗尽引起的漏极饱和电流的限制。该实施例可专门应用于具有更窄间距的SJ区以获得更低的导通电阻，其中，JFET耗尽区的宽度在第一掺杂柱中变得更明显。
[0015]根据本专利技术的另一个方面，在一些优选实施例中，位于OCB区的第二掺杂柱的宽度小于或者等于位于SJ区的第二掺杂柱的宽度。
[0016]根据本专利技术的另一个方面，还公开了一种SGT SJ MOSFET，所述SGT SJMOSFET形成在具有第一导电类型的外延层内，外延层位于具有第一导电类型的衬底之上，其进一步包
括：多个位于有源区的栅沟槽，其被具有第一导电类型的源区所包围，源区位于具有第二导电类型的体区中，并接近外延层的上表面，其中，每个栅沟槽都包括一个栅极和一个屏蔽栅极；屏蔽栅极与外延层间通过第一绝缘层实现绝缘，栅极与外延层间通过本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅沟槽(SGT)式超级结(SJ)MOSFET，所述SGT SJ MOSFET形成在具有第一导电类型的外延层内，所述外延层位于所述的具有第一导电类型的衬底之上，其进一步包括：多个位于有源区的栅沟槽，其被具有所述第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近所述外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(IPO)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层；一个氧化层电荷平衡(OCB)区，形成于两相邻的所述栅沟槽之间、所述体区下方和所述屏蔽栅极的底部上方；所述体区，所述屏蔽栅极和所述源区，通过多个沟槽式接触区连至源金属；位于所述OCB区的所述外延层，具有第一类型多阶梯外延(MSE)层结构，其掺杂浓度沿所述栅沟槽侧壁、自所述屏蔽栅极的底部至所述体区方向呈阶梯式递减，其中每个所述的第一类型MSE层都具有均匀的掺杂浓度；所述SGT SJ MOSFET还进一步包括一个位于所述OCB区下方的SJ区，其包括具有所述第一导电类型的第一掺杂柱和具有所述第二导电类型的第二掺杂柱，所述第一掺杂柱和第二掺杂柱交替平行排列，并从所述栅沟槽的底部附近延伸至所述衬底，其中每个所述的第二掺杂柱都位于两相邻的栅沟槽之间并连接至所述体区；一个具有所述第一导电类型的缓冲区，形成于所述衬底和所述SJ区之间。2.如权利要求1所述的SGT SJ MOSFET，其特征在于，位于所述OCB区和所述缓冲区之间的所述SJ区具有掺杂浓度均匀的单一外延层或者每个外延层都具有相同掺杂浓度的多个外延层，且所述第一掺杂柱的掺杂浓度与所述第二掺杂柱相同。3.如权利要求1所述的SGT SJ MOSFET，其特征在于，位于所述OCB区和所述缓冲区之间的所述SJ区具有第二类型MSE层，所述第二类型MSE层具有所述第一导电类型且具有不同的掺杂浓度；位于所述SJ区的所述第二类型MSE层与所述第一掺杂柱的所述掺杂浓度，自所述OCB区底部至所述缓冲区方向呈阶梯式递减，而所述第二掺杂柱的掺杂浓度自所述OCB区底部至所述缓冲区方向呈阶梯式递增；在所述SJ区底部、所述缓冲区附近，所述第一掺杂柱的掺杂浓度低于所述第二掺杂柱；在所述SJ区顶部、所述OCB区附近，所述第一掺杂柱的掺杂浓度高于所述第二掺杂柱；在所述SJ区的顶部和底部之间、所述SJ区的中间区域，所述第一掺杂柱的掺杂浓度与所述第二掺杂柱相同。4.如权利要求1所述的SGT SJ MOSFET，其特征在于，位于所述OCB区和所述缓冲区之间的所述SJ区具有第二类型MSE层，所述第二类型MSE层具有所述第一导电类型且具有不同的掺杂浓度；位于所述SJ区的所述第二类型MSE层与所述第一掺杂柱的所述掺杂浓度，自所述OCB区底部至所述缓冲区方向呈阶梯式递增，而所述第二掺杂柱的掺杂浓度自所述OCB区底部至所述缓冲区方向呈阶梯式递减；在所述SJ区底部、所述缓冲区附近，所述第一掺杂柱的掺杂浓度高于所述第二掺杂柱；
在所述SJ区顶部、所述OCB区附近，所述第一掺杂柱的掺杂浓度低于所述第二掺杂柱；在所述SJ区的顶部和底部之间、所述SJ区的中间区域，所述第一掺杂柱的掺杂浓度与所述第二掺杂柱相同。5.如权利要求1所述的SGT SJ MOSFET，其特征在于，所述第二掺杂柱的宽度自所述OCB区底部至所述缓冲区方向保持不变。6.如权利要求1所述的SGT SJ MOSFET，其特征在于，所述第二掺杂柱的宽度自所述OCB区底部至所述缓冲区方向逐渐减小。7.如权利要求1所述的SGT SJ MOSFET，其特征在于，所述栅极位于所述屏蔽栅极之上。8.如权利要求1所述的SGT SJ MOSFET，其特征在于，所述屏蔽栅极位于沟槽中间，所述栅极围绕所述屏蔽栅极的上部两侧形成。9.如权利要求1所述的SGT SJ MOSFET，其特征在于，位于所述OCB区的所述第一类型MSE层包括至少两个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的底部外延层以及位于所述底部外延层之上、掺杂浓度为D2的顶部外延层，其中，所述D1和所述D2的关系为D2<D1。10.如权利要求1所述的SGT SJ MOSFET，其特征在于，位于所述OCB区的所述第一类型MSE层包括至少三个具有不同掺杂浓度的阶梯外延层：掺杂浓度为D1的底部外延层，掺杂浓度为D2的中间外延层以及掺杂浓度为D3的顶部外延层，其中，所述D1、所述D2和所述D3的关系为D3<D2<D1。11.如权利要求1所述的SGT SJ MOSFET，其特征在于，位于所述源区和体区的所述外延层，其掺杂浓度与位于所述OCB区内、所述第一类型MSE层的顶部外延层相同。12.如权利要求1所述的SGT SJ MOSFET，其特征在于，位于所述OCB区的所述第二掺杂柱的宽度小于或者等于位于所述SJ区的所述第二掺杂柱的宽度。13.一种屏蔽栅沟槽(SGT)式超级结(SJ)MOSFET，所述SGT SJ MOSFET形成在具有第一导电类型的外延层内，所述外延层位于所述的具有第一导电类型的衬底之上，其进一步包括：多个位于有源区的栅沟槽，其被具有所述第一导电类型的源区所包围，所述源区位于具有第二导电类型的体区中，并接近所述外延层的上表面，其中，每个所述的栅沟槽都包括一个栅极和一个屏蔽栅极；所述屏蔽栅极与所述外延层间通过第一绝缘层实现绝缘，所述栅极与所述外延层间通过栅氧化层实现绝缘，所述屏蔽栅极与所述栅极间通过多晶硅间氧化层(IPO)实现绝缘，所述栅氧化层围绕所述栅极，且所述栅氧化层的厚度小于所述第一绝缘层；一个氧化层电荷平衡(OCB)区，形成于两相邻的所述栅沟槽之间、所述体区下方和所述屏蔽栅极的底部上方；所述体区，所述屏蔽栅极和所述源区，通过多个沟槽式接触区连至源金属；所述第一绝缘层具有多阶梯氧化层(...

【专利技术属性】
技术研发人员：陈兵，田园农，顾志国，王义辉，
申请(专利权)人：深圳安森德半导体有限公司，
类型：发明
国别省市：