电压缓冲器制造技术

本申请公开了一种电压缓冲器，包括：第一至第六晶体管、第一和第二反馈支路；第一和第二晶体管的栅极分别连接一对差分输入信号，源极分别输出一对差分输出信号，漏极分别通过第五和第六晶体管连接电源端，第一晶体管的源极连接第三晶体管的漏极，第二晶体管的源极连接第四晶体管的漏极，第三和第四晶体管的源极均连接地端；第一反馈支路包括：第七至第九晶体管、第一电流源以及第一电阻。第二反馈支路包括：第十至第十二晶体管、第二电流源以及第二电阻。本申请可以在低电源电压下工作，实现低功耗，同时保持速度和线性度。同时保持速度和线性度。同时保持速度和线性度。

【技术实现步骤摘要】
电压缓冲器


[0001]本专利技术一般涉及集成电路
，特别涉及一种电压缓冲器。

技术介绍

[0002]随着人工智能和大数据的发展，数据量迅速扩张，芯片对于高速数据传输通信的要求越来越高。高速数据通信离不开高速的模拟数字转换器来实现信号完整性。与此同时，由于封装，产品等限制，产品的功耗的要求是越来越低，如何同时实现高速度，高线性度和低功耗是一项艰巨的挑战。高速模拟数字转换器现多采用阶级采样架构，连接第一级和第二级的采样需要一个高速高线性度低功耗的电压缓冲器。

技术实现思路

[0003]本专利技术的目的在于提供一种电压缓冲器，可以在低电源电压下工作，实现低功耗，同时保持速度和线性度。
[0004]本申请公开了一种电压缓冲器，包括：第一至第六晶体管、第一反馈支路和第二反馈支路；其中，
[0005]所述第一和第二晶体管的栅极分别连接一对差分输入信号，源极分别输出一对差分输出信号，漏极分别通过所述第五和第六晶体管连接电源端，所述第一晶体管的源极连接所述第三晶体管的漏极，所述第二晶体管的源极连接所述第四晶体管的漏极，所述第三和第四晶体管的源极均连接地端；
[0006]所述第一反馈支路包括：第七至第九晶体管、第一电流源以及第一电阻，其中，所述第七晶体管的源极通过第三电流源连接所述电源端，栅极连接所述第九晶体管的源极和所述第一电流源，漏极连接所述第八晶体管的漏极、所述第一电阻的一端和所述第三晶体管的栅极；所述第八晶体管的栅极连接所述第一电阻的另一端，源极连接地端；所述第九晶体管的栅极连接所述第六晶体管的漏极，漏极连接所述电压源。
[0007]所述第二反馈支路包括：第十至第十二晶体管、第二电流源以及第二电阻，其中，所述第十晶体管的源极通过所述第三电流源连接所述电源端，栅极连接所述第十二晶体管的源极和所述第二电流源，漏极连接所述第十一晶体管的漏极、所述第二电阻的一端和所述第四晶体管的栅极；所述第十一晶体管的栅极连接所述第二电阻的另一端，源极连接地端；所述第十二晶体管的栅极连接所述第五晶体管的漏极，漏极连接所述电压源。
[0008]在一个优选例中，所述第五和第六晶体管的栅极均连接地端。
[0009]在一个优选例中，所述第一晶体管的栅极连接正相输入信号，所述第二晶体管的栅极连接负相输入信号，所述正相输入信号上升为高电平，所述负相输入信号下降为低电平时，所述第二晶体管的瞬时电流减小，使得所述第九晶体管的栅极电压上升，所述第七晶体管的栅极电压上升，所述第三晶体管的栅极电压下降，加快所述第一晶体管的源极电压的上升速度，并且，所述第一晶体管的瞬时电流增大，使得所述第十二晶体管的栅极电压下降，所述第十晶体管的栅极电压下降，所述第四晶体管的栅极电压上升，加快所述第二晶体
管的源极电压的下降速度。
[0010]在一个优选例中，所述第一晶体管的栅极连接正相输入信号，所述第二晶体管的栅极连接负相输入信号，所述正相输入信号下降为低电平，所述负相输入信号上升为高电平时，所述第二晶体管的瞬时电流增大，使得所述第九晶体管的栅极电压下降，所述第七晶体管的栅极电压下降，所述第三晶体管的栅极电压上升，加快所述第一晶体管的源极电压的下降速度，并且，所述第一晶体管的瞬时电流减小，使得所述第十二晶体管的栅极电压上升，所述第十晶体管的栅极电压上升，所述第四晶体管的栅极电压下降，加快所述第二晶体管的源极电压的上升速度。
[0011]相对于现有技术，本申请至少具有以下有益效果：
[0012]所提出的电压缓冲器电路采用宽带反馈路径来提高充放电速度。这个缓冲器可以像推挽电路一样工作。第一和第二晶体管的小器件尺寸可以显著降低前级的负载。为了避免建立期间的峰值，反馈路径需要宽带宽以匹配输入路径的相位。在此路径中实施了主动峰值技术，以在保持低功耗的同时加宽带宽。这种结构可以在低电源电压下工作，实现低功耗，同时保持速度和线性度。
[0013]本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
[0014]图1是本申请一个实施例中电压缓冲器的电路图。
具体实施方式
[0015]在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0016]为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
[0017]本申请公开了一种电压缓冲器，图1示出了一个实施例中电压缓冲器的电路图。电压缓冲器包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第一反馈支路10和第二反馈支路20。
[0018]所述第一晶体管M1和第二晶体管M2的栅极分别连接一对差分输入信号，源极分别输出一对差分输出信号，漏极分别通过所述第五晶体管M5和第六晶体管M6连接电源端。例如，所述第一晶体管M1的栅极分别连接正相输入信号INP，源极连接正相输出信号OUTP，漏
极通过第五晶体管M5连接电源端。所述第二晶体管M2的栅极分别连接负相输入信号INN，源极连接负相输出信号OUTP，漏极通过第六晶体管M6连接电源端。所述第一晶体管M1的源极连接所述第三晶体管M3的漏极，所述第二晶体管M2的源极连接所述第四晶体管M4的漏极，所述第三晶体管M3和第四晶体管M4的源极均连接地端。第一晶体管M1和第三晶体管M3形成一条源跟随路径。第一晶体管M2和第三晶体管M4形成另一条源跟随路径。
[0019]在一个实施例中，所述第五晶体管M5和第六晶体管M6的栅极均连接地端。所述第五晶体管M5和第六晶体管M6作为电阻。
[0020]所述第一反馈支路10包括：第七晶体管M7、第八晶体管M8、第九晶体管M9、第一电流源I1以及第一电阻R1。其中，所述第七晶体管M7的源极通过第三电流源I3连接所述电源端，栅极连接所述第九晶体管M9的源极和所述第一电流源I1，漏极连接所述第八晶体管M8的漏极、所述第一电阻R1的一端和所述第三晶体管M3的栅极。所述第八晶体管M8的栅极连接所述第一电阻R1的另一端，源极连接地端。所述第九晶体管M9的栅极连接所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电压缓冲器，其特征在于，包括：第一至第六晶体管、第一反馈支路和第二反馈支路；其中，所述第一和第二晶体管的栅极分别连接一对差分输入信号，源极分别输出一对差分输出信号，漏极分别通过所述第五和第六晶体管连接电源端，所述第一晶体管的源极连接所述第三晶体管的漏极，所述第二晶体管的源极连接所述第四晶体管的漏极，所述第三和第四晶体管的源极均连接地端；所述第一反馈支路包括：第七至第九晶体管、第一电流源以及第一电阻，其中，所述第七晶体管的源极通过第三电流源连接所述电源端，栅极连接所述第九晶体管的源极和所述第一电流源，漏极连接所述第八晶体管的漏极、所述第一电阻的一端和所述第三晶体管的栅极；所述第八晶体管的栅极连接所述第一电阻的另一端，源极连接地端；所述第九晶体管的栅极连接所述第六晶体管的漏极，漏极连接所述电压源；所述第二反馈支路包括：第十至第十二晶体管、第二电流源以及第二电阻，其中，所述第十晶体管的源极通过所述第三电流源连接所述电源端，栅极连接所述第十二晶体管的源极和所述第二电流源，漏极连接所述第十一晶体管的漏极、所述第二电阻的一端和所述第四晶体管的栅极；所述第十一晶体管的栅极连接所述第二电阻的另一端，源极连接地端；所述第十二晶体管的栅极连接所述第五晶体管的漏极，漏极连接所述电压源。2.如权利要求1所述的电...

【专利技术属性】
技术研发人员：蔡敏卿，陈晨，姚豫封，李承哲，钟英权，
申请(专利权)人：集益威半导体上海有限公司，
类型：发明
国别省市：