一种高频数字电路的PCB设计方法技术

本发明专利技术公开了一种高频数字电路的PCB设计方法，所述方法包括：确定高频数字电路的布线模型，对所述高频数字电路的处理芯片进行选型；确定所述高频数字电路的外部阻抗电路；将所述外部阻抗电路需要分段的电路划分为N个段，设定每个段的阻抗为目标值，那么基于叠层设计、参考层的设定，即可确定该段线宽线距；设置全局阻抗规则，所述全局阻抗规则包括多个子规则，每个子规则对应一个段；对未处理的段应用所述全局阻抗规则；对齐所述高频数字电路中的信号。本方法采用采用规则轮换的策略，不仅避免了同一种规则不能达到分段阻抗匹配的要求，还避免了多种规则并存，优先级无法控制的局面。局面。局面。

【技术实现步骤摘要】
一种高频数字电路的PCB设计方法


[0001]本专利技术涉及高频数字电路领域，具体涉及一种高频数字电路的PCB设计方法。

技术介绍

[0002]随着微电子技术和相关工艺的飞速发展,多层印刷电路板(PCB)的设计也随之越来越复杂,同时工作频率不断提高。PCB的设计已经进入GHz以上的阶段,但是随之频率的提高,带来了一系列电磁干扰问题。工作时钟/信号总线上升时间达到了皮秒级,信号的高频谐波分量也随之增加,产生了频谱范围更宽的电磁辐射,给系统的电磁兼容性设计带来了极大的挑战。
[0003]在高频情况下,常用的元器件会表现出一系列寄生特性,例如即使很短的传输线可能成为辐射天线,形成电磁干扰(EMI)。因此,在现代PCB设计中,电磁兼容性得到了越来越多的关注。其中叠层设计、阻抗匹配、等长走线、包地处理等高速PCB的处理方法就显得至关重要，某些极其敏感的器件，例如DDR4、EMMC等对电磁兼容就要求比较严格，在保证等长走线及包地处理的同时，还要满足其带状线、微带线模型以及保证分段阻抗匹配。
[0004]阻抗匹配是指在能量传输时，要求负载阻抗要和传输线的特征阻抗相等，此时的传输不会产生反射，这表明所有能量都被负载吸收了。反之则在传输中有能量损失。DDR、DDR2等SSTL驱动器对阻抗的要求相当高，随着这些集成电路的广泛应用，阻抗匹配的实施相当重要。而在阻抗匹配过程中，通常是通过规则设计来进行约束，但是分段阻抗明显不能用一种规则来约束，而现有技术中普遍采用随时更新规则的方式进行电路设置，但这种方式带来的问题是无法保证阻抗的分段匹配，如果多种规则并存，难以确定规则的优先级，容易造成PCB绘制过程中走线规则紊乱的情况。因此本专利技术采用一种规则轮换策略来快速有效地实现阻抗的分段匹配。

技术实现思路

[0005]有鉴于此，本专利技术提供了一种高频数字电路的PCB设计方法，能够解决如何快速有效地实现阻抗的分段匹配的技术问题。
[0006]为了解决上述技术问题，本专利技术是这样实现的。
[0007]一种高频数字电路的PCB设计方法，包括：
[0008]步骤S1：获取所述高频数字电路的设计需求，对所述高频数字电路的处理芯片进行选型，确定所述高频数字电路的布线模型；
[0009]步骤S2：基于所述芯片的型号及所述高频数字电路中信号的类型，确定所述高频数字电路对阻抗的驱动能力，进而确定所述高频数字电路的外部阻抗电路；基于所述外部阻抗电路的电路结构，确定所述外部阻抗电路各部分的阻抗，将所述外部阻抗电路中需要分段阻抗的器件划分为N个段，每段中包括一个或多个部分，且每段包括的各个部分对应的阻抗的差值的绝对值小于预设阈值；将各段均设置为未处理状态，设置全局阻抗规则，所述全局阻抗规则包括多个子规则，每个子规则对应一个段；其中，所述需要分段阻抗的部分为
一个或多个；
[0010]步骤S3：若全部段均处理完毕，进入步骤S5；否则，选取一个未处理的段进入步骤S4；
[0011]步骤S4：对所述未处理的段应用所述全局阻抗规则；将该未处理的段设置为已处理状态，将所述全局阻抗规则中各个子规则均置为有效，进入步骤S3；
[0012]步骤S5：对齐所述高频数字电路中存在对齐需求的器件的信号。
[0013]优选地，所述步骤S4，包括：
[0014]所述外部阻抗电路包括无需阻抗的器件、需要阻抗且无需分段的器件、以及需要阻抗且需要分段的器件；所述无需阻抗的器件不设置阻抗规则，所述需要阻抗且无需分段的器件设置固定的阻抗规则，为所述需要阻抗且需要分段的器件设置全局规则；
[0015]调用所述全局阻抗规则，将所述全局阻抗规则中除该未处理的段对应的子规则以外的其余子规则均置为无效，对所述未处理的段应用所述全局阻抗规则，并对所述未处理的段进行布线；将该未处理的段设置为已处理状态，将所述全局阻抗规则中各个子规则均置为有效，进入步骤S3。
[0016]优选地，所述步骤S2还包括基于所述高频数字电路的信号及所述信号的传播速度确定PCB芯板材质，对所述高频数字电路进行叠层设计，确定参考层，叠层中的每层均为参考层；确定芯板的各个芯板参数，将芯板参数输入SI9000，调整叠层模型、线宽、线距，以达到所述外部阻抗。
[0017]优选地，叠层中的每层均为参考层，对参考层中有特定阻抗要求的信号进行隔层参考，将其相邻的负片层挖空，在其选定的的正片层铺铜，作为独立参考层。
[0018]优选地，所述叠层设计包括根据布线模型确定所述高频数字电路的电源层、地层、信号层的排序方式。
[0019]优选地，所述步骤S5包括：根据所述高频数字电路中各个信号的传输速度，确定需要同时传递的信号，将连接好的信号进行蛇形走线，完成信号对齐。
[0020]有益效果：
[0021](1)本专利技术采用采用规则轮换的策略，不仅避免了同一种规则不能达到分段阻抗匹配的要求，还避免了多种规则并存，优先级无法控制的局面。
[0022](2)对高速PCB的设计，尤其是DDR4、EMMC等器件的PCB设计指导性强，使高速PCB设计更加简单且清晰。
[0023](3)本专利技术设计的PCB布图完整、正确率高。
[0024](4)本专利技术对高速数字电路的设计及PCB设计具有很强的使用价值。
附图说明
[0025]图1为本专利技术提供的高频数字电路的PCB设计方法流程示意图；
[0026]图2为本专利技术提供的匹配电路示意图；
[0027]图3为本专利技术提供的源端阻抗为75欧的负载匹配电路示意图；
[0028]图4为本专利技术提供的双层设计示意图；
[0029]图5为本专利技术提供的微带线模型示意图；
[0030]图6为DDR4阻抗分段示意图。
具体实施方式
[0031]下面结合附图和实施例，对本专利技术进行详细描述。
[0032]如图1所示，本专利技术提出了一种高频数字电路的PCB设计方法，包括如下步骤：
[0033]步骤S1：获取所述高频数字电路的设计需求，对所述高频数字电路的处理芯片进行选型，确定所述高频数字电路的布线模型；
[0034]步骤S2：基于所述芯片的型号及所述高频数字电路中信号的类型，确定所述高频数字电路对阻抗的驱动能力，进而确定所述高频数字电路的外部阻抗电路；基于所述外部阻抗电路的电路结构，确定所述外部阻抗电路各部分的阻抗，将所述外部阻抗电路中需要分段阻抗的器件划分为N个段，每段中包括一个或多个部分，且每段包括的各个部分对应的阻抗的差值的绝对值小于预设阈值；将各段均设置为未处理状态，设置全局阻抗规则，所述全局阻抗规则包括多个子规则，每个子规则对应一个段；其中，所述需要分段阻抗的部分为一个或多个；
[0035]步骤S3：若全部段均处理完毕，进入步骤S5；否则，选取一个未处理的段进入步骤S4；
[0036]步骤S4：对所述未处理的段应用所述全局阻抗规则；将该未处理的段设置为已处理状态，将所述全局阻抗规则中各个子规则均置为有效本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高频数字电路的PCB设计方法，其特征在于，所述方法包括如下步骤：步骤S1：获取所述高频数字电路的设计需求，对所述高频数字电路的处理芯片进行选型，确定所述高频数字电路的布线模型；步骤S2：基于所述芯片的型号及所述高频数字电路中信号的类型，确定所述高频数字电路对阻抗的驱动能力，进而确定所述高频数字电路的外部阻抗电路；基于所述外部阻抗电路的电路结构，确定所述外部阻抗电路各部分的阻抗，将所述外部阻抗电路中需要分段阻抗的器件划分为N个段，每段中包括一个或多个部分，且每段包括的各个部分对应不同的阻抗值；将各段均设置为未处理状态，设置全局阻抗规则，所述全局阻抗规则包括多个子规则，每个子规则对应一个段；其中，所述需要分段阻抗的部分为一个或多个；步骤S3：若全部段均处理完毕，进入步骤S5；否则，选取一个未处理的段进入步骤S4；步骤S4：对所述未处理的段应用所述全局阻抗规则；将该未处理的段设置为已处理状态，将所述全局阻抗规则中各个子规则均置为有效，进入步骤S3；步骤S5：对齐所述高频数字电路中存在对齐需求的器件的信号。2.如权利要求1所述的方法，其特征在于，所述步骤S4，包括：所述外部阻抗电路包括无需阻抗的器件、需要阻抗且无需分段的器件、以及需要阻抗且需要分段的器件；所述无需阻抗的器件不设置阻抗规则，所述需要阻抗且无需分段...

【专利技术属性】
技术研发人员：王禄禄，井世丽，吴盼良，王子尤，潘培娟，
申请(专利权)人：河北汉光重工有限责任公司，
类型：发明
国别省市：