一种多核处理器功耗管理电路及方法技术

本发明专利技术涉及一种多核处理器功耗管理电路及方法。本发明专利技术的电路包括功耗控制单元，功耗控制单元包括功耗状态机、功耗状态转换状态机和电源控制状态机，功耗状态机与功耗状态转换状态机连接，功耗状态转换状态机与电源控制状态机连接。本发明专利技术实现了通过多种电源域划分，定义了多种低功耗状态，实现内核、cluster和芯片各层级的功耗管理，可有效降低多核处理器的静态功耗，提高处理器可靠性。提高处理器可靠性。提高处理器可靠性。

【技术实现步骤摘要】
一种多核处理器功耗管理电路及方法


[0001]本专利技术属于数字集成电路设计领域，尤其涉及一种多核处理器功耗管理电路。

技术介绍

[0002]随着集成电路工艺技术的发展，从最早的真空电子管、晶体管电路，到后来的中小规模集成电路，再到现在的超大规模集成电路和片上系统级芯片(System On Chip，soc)，集成电路产业始终朝着高性能、高集成度、高复杂性的方向不断发展，军事、民营等各个行业各个领域越来越依赖集成电路产业的发展。
[0003]在集成电路初期发展阶段，由于电路规模不大，并且电路功能需求也不高，电路的功耗问题并不突出。互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)的出现增强了电路性能，减少了电路面积，优化了电路功耗，电路成本大幅下降，所以功耗问题的考虑相对较少。以第一代个人计算机为例，使用当时Intel公司的8088中央处理器，采用31am的工艺制程，包含2.9万个晶体管，处理器芯片工作的功耗峰值只有1.7W。随着半导体工艺的不断更新，而最新的深亚微米级工艺的出现带来了一系列设计难题。当半导体工艺进入深亚微米阶段，即从130nm工艺开始，芯片集成了上千万门的晶体管，芯片工作频率急剧增加，芯片的功耗密度和总体功耗大幅增加，多核处理器芯片的功耗甚至能够达到100—150W，每平方厘米的平均功耗密度高达50.75W，局部热点的功耗是平均功耗密度的数倍，电路的功耗问题不容忽视。在超大规模集成电路领域，随着半导体制造工艺技术的不断进步，尤其是达到现在主流的纳米级工艺之后，电路功耗问题会导致一系列问题。功耗过高会影响芯片的可靠性。芯片工作产生的功耗都是以热量形式散发的，电路功耗过大则芯片工作温度会升高。温度上升过高至一定程度，会改变晶体管的物理特性，影响芯片的正常工作。研究表明，以正常工作条件下的温度作比较，每当温度升高10度，电路工作的故障率会提高一倍。功耗高低决定了芯片的封装形式。工作温度较低的芯片采用塑料封装形式；工作温度较高的芯片需要采用成本更高的陶瓷封装形式，防止芯片被烧毁；芯片工作温度更高的情况下还需要液冷和风冷等更加复杂的冷却装置。因此芯片的功耗直接决定了封装和散热成本。这些问题使得更多的设计人员关心低功耗设计问题，功耗在某些场合甚至取代性能成为芯片设计的主要指导因素。
[0004]芯片的总功耗包括动态功耗和静态功耗两个部分。当半导体工艺进入90nm阶段，漏电流呈指数增加，导致静态功耗在芯片整体功耗中变得不可忽略，在某些65nm工艺的芯片设计中，漏电流几乎和动态电流一样大，静态功耗在总功耗的比重越来越大，曾经在设计中可以忽略的静态功耗也成为与动态功耗一样不得不考虑。因此以降低静态功耗为特征的低功耗设计成为当前Ic设计人员关注的新焦点，静态功耗的大小，直接影响移动设备的市场前景，决定了芯片设计的成败。

技术实现思路

[0005]为解决
技术介绍
中存在的技术问题，本专利技术提供一种多核处理器的功耗管理电路
及方法，本专利技术实现了通过多种电源域划分，定义了多种低功耗状态，实现内核、cluster和芯片各层级的功耗管理，可有效降低多核处理器的静态功耗，提高处理器可靠性。
[0006]本专利技术的技术解决方案是：本专利技术为一种多核处理器功耗管理电路，其特殊之处在于：所述多核处理器功耗管理电路包括功耗控制单元，功耗控制单元包括功耗状态机、功耗状态转换状态机和电源控制状态机，功耗状态机与功耗状态转换状态机连接，功耗状态转换状态机与电源控制状态机连接。
[0007]进一步的，功耗状态机为内核功耗状态机或Cluster功耗状态机。
[0008]进一步的，功耗状态机为内核功耗状态机时，电源控制状态机通过P
‑
Channel接口与处理器的内核连接。
[0009]进一步的，功耗状态机为Cluster功耗状态机时，电源控制状态机通过P
‑
Channel接口与处理器的Cluster连接。
[0010]进一步的，功耗控制单元为多组。
[0011]进一步的，多核处理器功耗管理电路还包括寄存器模块，寄存器模块分别与多组功耗控制单元连接。
[0012]进一步的，核处理器功耗管理电路还包括APB接口，APB接口与寄存器模块连接。
[0013]一种实现上述的多核处理器功耗管理电路的方法，其特殊之处在于：该方法包括以下步骤：
[0014]1)下电过程：
[0015]通过APB接口将下电配置信息写入寄存器模块，寄存器模块通过内部信号控制功耗状态机，发起功耗状态转换，功耗状态转换状态机通过P
‑
Channel接口发起功耗状态转换请求和控制电源控制状态机启动，电源控制状态机控制处理器的内核或Cluster电源域进行下电操作，在电源上下电过程中，根据寄存器模块的配置信息，控制电源开关、隔离单元、复位单元的动作，按正确顺序完成下电的操作，内核或Cluster进入断电模式；
[0016]2)上电过程：
[0017]通过APB接口将上电配置信息写入寄存器模块，寄存器模块通过内部信号控制功耗状态机，发起功耗状态转换，功耗状态转换状态机通过P
‑
Channel接口发起功耗状态转换请求和控制电源控制状态机启动，电源控制状态机控制内核或Cluster电源域进行上电操作；在电源上电过程中，根据寄存器模块的配置信息，控制电源开关、隔离单元、复位单元的动作，按正确顺序完成上电的操作，内核或Cluster进入正常工作模式。
[0018]本专利技术提供的多核处理器的功耗管理电路及方法，利用软硬件结合的设计方法和传统低功耗设计手段，结合基于UPF的低功耗设计流程，由硬件提供支撑技术、由软件驱动来优化芯片功耗。硬件实现通过时钟门控和多种电源域划分，定义多种低功耗状态实现内核，cluster和芯片各层级的功耗管理。所有功耗模式转换都通过系统管理电路的芯片模式管理模块进行控制。由用户根据应用需求，在启动阶段配置各处理器的电源状态。根据功耗需求，可选择的将处理器置于不同功耗管理状态。
附图说明
[0019]图1为本专利技术的电路原理图；
[0020]图2为本专利技术的内核功耗状态转换示意图；
[0021]图3为本专利技术的Cluster功耗状态转换示意图。
[0022]附图标记说明如下：
[0023]1、core0功耗控制单元；2、core1功耗控制单元；3、Cluster0功耗控制单元；4、core3功耗控制单元；5、core4功耗控制单元；6、Cluster1功耗控制单元；7、core5功耗控制单元；8、core6功耗控制单元；9、Cluster2功耗控制单元；10、core7功耗控制单元；11、core8功耗控制单元；12、Cluster3功耗控制单元；13、APB接口；14、寄存器模块。
具体实施方式
[0024]下面结合附图和具体实施例对本专利技术的技术方案做进一步详细描述。
[0025]本专利技术的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多核处理器功耗管理电路，其特征在于：所述多核处理器功耗管理电路包括功耗控制单元，所述功耗控制单元包括功耗状态机、功耗状态转换状态机和电源控制状态机，所述功耗状态机与功耗状态转换状态机连接，所述功耗状态转换状态机与电源控制状态机连接。2.根据权利要求1所述的多核处理器功耗管理电路，其特征在于：所述功耗状态机为内核功耗状态机或Cluster功耗状态机。3.根据权利要求2所述的多核处理器功耗管理电路，其特征在于：所述功耗状态机为内核功耗状态机时，所述电源控制状态机通过P
‑
Channel接口与处理器的内核连接。4.根据权利要求2所述的多核处理器功耗管理电路，其特征在于：所述功耗状态机为Cluster功耗状态机时，所述电源控制状态机通过P
‑
Channel接口与处理器的Cluster连接。5.根据权利要求1至4任一权利要求所述的多核处理器功耗管理电路，其特征在于：所述功耗控制单元为多组。6.根据权利要求5所述的多核处理器功耗管理电路，其特征在于：所述多核处理器功耗管理电路还包括寄存器模块，所述寄存器模块分别与多组功耗控制单元连接。7.根据权利要求6所述的多核处理器功耗管理电路，其特征在于：所...

【专利技术属性】
技术研发人员：田泽，郭蒙，李彬，马晗，
申请(专利权)人：西安翔腾微电子科技有限公司，
类型：发明
国别省市：