用于减少串扰的信号迹线配置制造技术

本文描述的示例涉及一种装置，该装置包括：迹线，其包括围绕焊盘的周边至少180度布线的部分，其中该部分耦合到焊盘。在一些示例中，其中围绕焊盘的周边至少180度布线的部分的横截面形状是以下中的一种或组合：圆形、椭圆形、正方形、矩形或三角形。在一些示例中，围绕焊盘的周边至少180度布线的部分用于增加封装电感并减少远端串扰(FEXT)的幅度。在一些示例中，其中围绕焊盘的周边至少180度布线的部分包括以下中的一种或多种：铜、青铜或合金。青铜或合金。青铜或合金。

【技术实现步骤摘要】
用于减少串扰的信号迹线配置

技术介绍

[0001]易失性存储器是其状态(以及因此存储在其中的数据)在设备的电源中断时是不确定的存储器。动态易失性存储器需要刷新存储在设备中的数据以保持状态。动态易失性存储器的一个示例包括DRAM(动态随机存取存储器)或诸如同步DRAM(SDRAM)之类的一些变体。如本文所述的存储器子系统可以与多种存储器技术兼容，例如DDR3(双倍数据速率版本3，由JEDEC(联合电子设备工程委员会)于2007年6月27日最初发布)、DDR4(DDR版本4，JEDEC于2012年9月发布的初始规范)、DDR4E(DDR版本4)、LPDDR3(低功耗DDR版本3，JESD209
‑
3B，JEDEC于2013年8月发布)、LPDDR4(LPDDR版本4，JESD209
‑
4，最初由JEDEC于2014年8月发布)，WIO2(宽输入/输出版本2，JESD229
‑
2，最初由JEDEC于2014年8月发布，HBM(高带宽存储器，JESD325，最初由JEDEC于2013年10月发布)、DDR5(DDR版本5，当前由JEDEC讨论)、LPDDR5(当前由JEDEC讨论)、HBM2(HBM版本2，当前由JEDEC讨论)，或其他存储器技术或存储器技术的组合，以及基于此类规范的衍生或扩展的技术。
[0002]图1示出了示例封装互连。封装互连102可以用于将印刷电路板(PCB)衬底100上的DDR5一致性存储器组件110安装到球112的球栅阵列(BGA)。存储器组件110可包括以下至少一项或多项：DRAM存储器设备、数据缓冲器、寄存器时钟驱动器(RCD)以及与DDR5兼容的接口。一个或多个球112可以将存储器组件管芯110连接到另一设备，例如处理器或其他设备。不同导体传输的信号之间可能会发生串扰。串扰可能导致此类信号之间的干扰，并导致发射信号的失真和信号的修改，从而使接收的信号无法被正确解码。
[0003]DDR5半导体封装可以使用倒装芯片(flip chip)来代替引线键合连接(wire bond connection)以尝试减少串扰。多层可以用于对迹线进行布线，并且电镀通孔(Plated Through Hole，PTH)转换(transition)可以用于连接不同层中的迹线之间的迹线。图2示出了凸块与BGA的球的连接的示例布线。凸块206可以通过PTH 204和迹线200的部分耦合到球202。然而，由于封装尺寸限制和层数限制，因此信号之间的串扰可能过大并降低数据传输带宽、降级信号转换清晰度和/或导致数据读取或写入不准确。
[0004]图3示出了时域中远端串扰(FEXT)的示例。如图3所示，远端串扰的表达式被表示为常数(K)乘以电容串扰(C
M
/C)，并减去电感串扰(L
M
/L)。在某些情况下，DDR5封装的电感串扰比电容串扰多，并且在一段时间内，FEXT为负。
附图说明
[0005]图1示出了示例封装互连。
[0006]图2示出了将凸块连接到球栅阵列(BGA)的球的示例布线。
[0007]图3示出了时域中远端串扰(FEXT)的示例。
[0008]图4描绘了迹线的示例。
[0009]图5A描绘了围绕焊盘的一部分的迹线布线的示例俯视图和剖视图。
[0010]图5B描绘了封装设计。
[0011]图6A示出了时域中的FEXT比较。
[0012]图6B示出了频域FEXT的比较，其中X轴表示发射信号的频率，并且Y轴表示FEXT的幅度。
[0013]图7A描绘了示例过程。
[0014]图7B描绘了示例过程。
[0015]图8描绘了一个系统。
具体实施方式
[0016]本文描述的各种技术提供了一种用于减少串扰的布线信号迹线结构(routing signal trace structure)。例如，第一迹线可以包括第一线圈，并且第一线圈环绕第一焊盘的耦合到第一迹线的部分。例如，第一线圈可以包围第一焊盘的180度或更多。第一线圈可以由与第一迹线相同或不同的材料构成。例如，第二迹线可以包括第二线圈，并且第二线圈可以环绕第二焊盘的一部分。第二线圈可以由与第二迹线相同或不同的材料构成。组合或单独地，第一线圈和/或第二线圈可以减少在从第一焊盘和/或第二焊盘发送或在第一焊盘和/或第二焊盘处接收的信号处的FEXT的电感贡献。第一和第二线圈中的一个或多个可以具有圆形、椭圆形、正方形、矩形或三角形的横截面。迹线和第二迹线可以由传导或传输电信号的导电材料形成。
[0017]图4描绘了迹线的示例。第一迹线部分402可以连接到凸块400和PTH 404。PTH 404可以提供第一迹线部分402和第二迹线部分406之间的连接和导电耦合。线圈或环绕部分408可以耦合到第二迹线部分406和焊盘410。环绕部分408可以围绕球栅阵列(BGA)焊盘410布线至少180度，尽管可以使用其他角度并且在与焊盘410相同的平面内。环绕部分408的形状可以是圆形、正方形或其他形状。线圈或环绕部分408可以增加电感(L)以减少电感项(L
M
/L)并减少至少在DDR5封装或其他类型的存储器标准(例如，DDRx、其中x是整数)中在不同迹线中传输的信号之间的FEXT。减少的DDR5封装串扰可以提高DDR5数据传输速率并减少信号损坏，从而经由信号提供准确的数据传输。
[0018]图5A描绘了围绕焊盘的一部分布线的迹线的示例俯视图和剖视图。环绕部分502可以围绕焊盘504包围270度，尽管可以使用其他角度，例如180度或更大。环绕部分502可以与焊盘504在平面内并且位于相同的X
‑
Y平面内。环绕部分502的横截面可以是正方形、矩形、圆形、椭圆形、三角形或其组合。环绕部分502的宽度可以是2密耳，但也可以使用其他厚度。
[0019]图5B描绘了DDR5 DRAM封装设计。在系统500中，第一迹线连接到第一BGA焊盘(数据线DQ6)，并且第二迹线连接到第二BGA焊盘(数据线DQ4)。在系统550中，迹线的环绕部分552可以被布线以在BGA焊盘554(数据线DQ6)周围包围或环绕180度或更多。环绕部分552可以位于焊盘554和连接到BGA焊盘562(数据线DQ4)的迹线560之间。环绕部分552可以帮助减少发送到焊盘554或从焊盘554接收的信号和发送到焊盘562或从焊盘562接收的信号之间的FEXT。
[0020]图6A示出了时域中的FEXT比较。如前所述，FEXT可以表示为K(C
M
/C
–
L
M
/L)。通过使用环绕的迹线部分来增加电感可以降低L
M
/L，而不管C
M
/C的变化如何。降低L
M
/L可以降低L
M
/L的负值贡献，从而降低通过不同迹线传输的信号之间的FEXT。
[0021]图6B示出了频域FEXT的比较，其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：迹线，所述迹线包括围绕焊盘的周边至少180度布线的部分，其中，所述部分耦合到所述焊盘。2.根据权利要求1所述的装置，其中，围绕所述焊盘的周边至少180度布线的所述部分的横截面形状是以下各项中的一项或组合：圆形、椭圆形、正方形、矩形或三角形。3.根据权利要求1所述的装置，其中，围绕所述焊盘的周边至少180度布线的所述部分用于增加封装电感并且降低远端串扰(FEXT)的幅度。4.根据权利要求1所述的装置，其中，围绕所述焊盘的周边至少180度布线的所述部分包括以下各项中的一项或多项：铜、青铜或合金。5.根据权利要求1所述的装置，包括：第二迹线，包括围绕第二焊盘的周边的至少一部分布线的第二部分，其中，所述第二部分耦合到所述第二焊盘。6.根据权利要求5所述的装置，其中，围绕所述第二焊盘的周边的至少一部分布线的所述第二部分用于增加封装电感并且降低远端串扰(FEXT)的幅度。7.根据权利要求5所述的装置，其中，所述迹线和所述第二迹线形成在印刷电路板(PCB)衬底的衬底内。8.根据权利要求5所述的装置，其中所述部分与所述第二部分是平面的，所述部分与所述焊盘在平面内，并且所述第二部分与所述第二焊盘在平面内。9.根据权利要求1
‑
4或6
‑
8中任一项所述的装置，包括：第二迹线，所述第二迹线包括围绕第二焊盘的周边的至少一部分布线的第二部分，其中，所述第二部分耦合到所述第二焊盘，其中，所述迹线和所述第二迹线用于将信号从第一设备传输到第二设备。10.根据权利要求9所述的装置，其中：所述第一设备包括存储器设备，并且所述第二设备包括以下各项中的一项或多项：中央处理单元(CPU)、XPU、图形处理单元(GPU)或加速器设备。11.一种方法，包括：将导体耦合到焊盘，其中，所述导体包括环绕所述焊盘的一部分的部分，以及将第二导体耦合到第二焊盘，其中，所述第二导体包括环绕所述第二焊盘的一部分的第二部分，其中，所述部分和所述第二部分是平面的并且位于所述焊盘与所述第二焊盘之间。12.根...

【专利技术属性】
技术研发人员：李祥，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：