输出级电路及运算放大器制造技术

本申请实施例提供一种输出级电路及运算放大器，包括：用于与输入级电路连接的第一输入端和第二输入端；用于提供输出信号的输出端；用于连接第一电源的第一电源节点；用于连接第二电源的第二电源节点；第一晶体管，连接于上拉电流路径中；其中，上拉电流路径从第一电源节点延伸至输出端；第一晶体管的栅极与第一输入端连接；第二晶体管，连接于下拉电流路径中；其中，下拉电流路径从输出端延伸至第二电源节点；第二晶体管的栅极与第二输入端连接；级联晶体管模块，与第一晶体管垂直级联于上拉电流路径中，和/或，与第二晶体管垂直级联于下拉电流路径中。如此，在不改变第一晶体管和第二晶体管的情况下，提升输出级电路的输出电压摆幅。电压摆幅。电压摆幅。

【技术实现步骤摘要】
输出级电路及运算放大器


[0001]本专利技术涉及模拟电路领域，特别是涉及一种输出级电路及运算放大器。

技术介绍

[0002]运算放大器(简称“运放”)是比较常见的模拟电路基本模块，其具有很高的放大倍数。运算放大器是一个内含多级放大电路的电子集成电路，其输入级电路用于提供差分电压信号，具有高输入电阻和抑制零点漂移能力；输出级电路与负载相连，具有带载能力强、低输出电阻特点。运算放大器的应用非常广泛。
[0003]输出级电路通常包括一个PMOS管和一个NMOS管。然而，PMOS管和NMOS管的耐压是有限的，实际电路中输出电压的摆幅往往受到PMOS管和NMOS管耐压的限制，这就导致整个电路存在局限性，难以用低压PMOS管和NMOS管实现高输出摆幅；另外，MOS器件的线性度也会受到制约。

技术实现思路

[0004]有鉴于此，本申请实施例为解决
技术介绍
中存在的至少一个问题而提供一种输出级电路及运算放大器。
[0005]第一方面，本申请一实施例提供了一种输出级电路，应用于运算放大器，包括：
[0006]用于与输入级电路连接的第一输入端和第二输入端；所述输入级电路与所述输出级电路共同应用于所述运算放大器，所述输入级电路用于提供差分电压信号至所述第一输入端和所述第二输入端；
[0007]用于提供输出信号的输出端；
[0008]用于连接第一电源的第一电源节点；
[0009]用于连接第二电源的第二电源节点；其中，电源电压存在于所述第一电源节点与所述第二电源节点之间；
>[0010]第一晶体管，连接于上拉电流路径中；其中，所述上拉电流路径从所述第一电源节点延伸至所述输出端；所述第一晶体管的栅极与所述第一输入端连接；
[0011]第二晶体管，连接于下拉电流路径中；其中，所述下拉电流路径从所述输出端延伸至所述第二电源节点；所述第二晶体管的栅极与所述第二输入端连接；
[0012]级联晶体管模块，与所述第一晶体管垂直级联于所述上拉电流路径中，和/或，与所述第二晶体管垂直级联于所述下拉电流路径中。
[0013]结合本申请的第一方面，在一可选实施方式中，所述级联晶体管模块包括第一级联晶体管模块，所述第一级联晶体管模块至少包括第三晶体管和第四晶体管。
[0014]结合本申请的第一方面，在一可选实施方式中，还包括：
[0015]第一偏置电路，用于将第一偏置信号传输至所述第三晶体管的栅极，所述第一偏置电路连接在电源电压和接地端之间。
[0016]结合本申请的第一方面，在一可选实施方式中，所述第一级联晶体管模块与所述
第一晶体管垂直级联于所述上拉电流路径中；
[0017]所述第三晶体管的源极与所述第一晶体管的漏极连接；
[0018]所述第一偏置电路连接在电源电压和接地端之间，包括：所述第一偏置电路的一端连接至第三电源节点，所述第一偏置电路的另一端连接至接地端；所述第三电源节点与所述第一电源节点彼此独立。
[0019]结合本申请的第一方面，在一可选实施方式中，还包括：
[0020]第二偏置电路，用于将第二偏置信号传输至所述第四晶体管的栅极，所述第二偏置电路连接在所述输出端和接地端之间。
[0021]结合本申请的第一方面，在一可选实施方式中，所述第一级联晶体管模块与所述第一晶体管垂直级联于所述上拉电流路径中；
[0022]所述级联晶体管模块还包括：第二级联晶体管模块，与所述第二晶体管垂直级联于所述下拉电流路径中；所述第二级联晶体管模块与所述第一级联晶体管模块不同。
[0023]结合本申请的第一方面，在一可选实施方式中，所述第二级联晶体管模块包括双极结型晶体管。
[0024]结合本申请的第一方面，在一可选实施方式中，还包括：
[0025]第三偏置电路，用于将第三偏置信号传输至所述第二级联晶体管模块所包括的晶体管的栅极，所述第三偏置电路包括偏置晶体管，所述偏置晶体管与所述第二级联晶体管模块所包括的晶体管组成电流镜结构。
[0026]结合本申请的第一方面，在一可选实施方式中，还包括：
[0027]第三偏置电路，用于将第三偏置信号传输至所述第二级联晶体管模块所包括的晶体管的栅极，所述第三偏置电路连接在所述第二电源节点和接地端之间。
[0028]第二方面，本申请一实施例提供了一种运算放大器，包括：
[0029]用于提供差分电压信号的输入级电路，以及如前述实施例中任意一项所述的输出级电路。
[0030]本申请实施例所提供的输出级电路及运算放大器，通过设置与第一晶体管垂直级联于上拉电流路径中和/或与第二晶体管垂直级联于下拉电流路径中的级联晶体管模块，从而与第一晶体管共同分担上拉电流路径中的电压和/或与第二晶体管共同分担下拉电流路径中的电压，如此，在不改变第一晶体管和第二晶体管的情况下，提升输出级电路的输出电压摆幅。
[0031]本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
[0032]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0033]图1为相关技术中运算放大器的结构示意图；
[0034]图2为运算放大器的结构框图；
[0035]图3为输入级电路的结构框图；
[0036]图4为本申请一实施例提供的输出级电路的结构示意图；
[0037]图5为本申请另一实施例提供的输出级电路的结构示意图；
[0038]图6为本申请又一实施例提供的输出级电路的结构示意图；
[0039]图7为本申请再一实施例提供的输出级电路的结构示意图。
具体实施方式
[0040]为使本专利技术的技术方案和有益效果能够更加明显易懂，下面通过列举具体实施例的方式，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0041]除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的
的技术人员通常理解的含义相同。在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
[0042]可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。当描述“第一”时，并不表示必然存在“第二”；而当讨论“第二”时，也并不表明本申请必然存在第一元件、部件、区、层或部分。在此使用时，单数形式的“一”、“一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种输出级电路，应用于运算放大器，其特征在于，包括：用于与输入级电路连接的第一输入端和第二输入端；所述输入级电路与所述输出级电路共同应用于所述运算放大器，所述输入级电路用于提供差分电压信号至所述第一输入端和所述第二输入端；用于提供输出信号的输出端；用于连接第一电源的第一电源节点；用于连接第二电源的第二电源节点；其中，电源电压存在于所述第一电源节点与所述第二电源节点之间；第一晶体管，连接于上拉电流路径中；其中，所述上拉电流路径从所述第一电源节点延伸至所述输出端；所述第一晶体管的栅极与所述第一输入端连接；第二晶体管，连接于下拉电流路径中；其中，所述下拉电流路径从所述输出端延伸至所述第二电源节点；所述第二晶体管的栅极与所述第二输入端连接；级联晶体管模块，与所述第一晶体管垂直级联于所述上拉电流路径中，和/或，与所述第二晶体管垂直级联于所述下拉电流路径中。2.根据权利要求1所述的输出级电路，其特征在于，所述级联晶体管模块包括第一级联晶体管模块，所述第一级联晶体管模块至少包括第三晶体管和第四晶体管。3.根据权利要求2所述的输出级电路，其特征在于，还包括：第一偏置电路，用于将第一偏置信号传输至所述第三晶体管的栅极，所述第一偏置电路连接在电源电压和接地端之间。4.根据权利要求3所述的输出级电路，其特征在于，所述第一级联晶体管模块与所述第一晶体管垂直级联于所述上拉电流路径中；所述第三晶体管的源极与所述第一晶体管的漏极连接；所述第一偏置电路连接在电源电压和接地端...

【专利技术属性】
技术研发人员：严波，方超敏，王悦，
申请(专利权)人：北京普源精电科技有限公司，
类型：发明
国别省市：