一种外露芯片组并联封装体、封装方法及PCB板技术

本发明专利技术公开了一种外露芯片组并联封装体、封装方法及PCB板，属于半导体封装领域。该装置包括引线框架，还包括：第一芯片组，其包括第一芯片和第二芯片，第一芯片的漏极和第二芯片的漏极相背布置并键合至漏极引脚；第一芯片的源极和第二芯片的源极相对布置并键合至源极引脚；第一芯片的栅极和第二芯片的栅极相对布置并键合至栅极引脚；第二芯片组，其包括第三芯片和第四芯片，第三芯片的漏极和第四芯片的漏极相背布置并键合至漏极引脚；第三芯片的栅极和第四芯片的栅极相对布置并键合至栅极引脚，所述第二漏极导电板部分外露于所述塑封体。本发明专利技术可提高电流和/或功率；可以减少至少一个芯片塑封体的制造成本；减少不同芯片的开发、生产及封装体的库存成本。生产及封装体的库存成本。生产及封装体的库存成本。

【技术实现步骤摘要】
一种外露芯片组并联封装体、封装方法及PCB板


[0001]本专利技术涉及半导体封装领域，特别涉及一种外露芯片组并联封装体、封装方法及PCB板。

技术介绍

[0002]传统典型的MOSFET功率芯片封装，一般都采用一个封装体中放置单一MOSFET功率芯片为封装体型态，而MOSFET功率芯片封装过程的关键工序会因为应用的不同，分成数种的封装工艺方法与步骤。比较关键的工序变化，主要是从芯片正面的功能区域引出芯片外的金属引线框内引脚键合的方式，而键合的方式不外乎是纯金属丝键合、金属带加金属丝混合键合、金属片搭配金属锡膏键合加金属丝混合键合以及全金属片搭配金属锡膏键合。
[0003]上述不同的键合技术其工艺流程与方法也都有所不同，但无论何种键合方式，其基本都存在单一封装体中装置单一MOSFET功率芯片为传统的主流封装模式。
[0004]现有传统单MOSFET功率芯片封装体模式存在如下缺陷：
[0005]1.传统单一功率芯片的封装型式如果应用在更高功率的情况下，则需要特别再开发单一更高功率的MOSFET功率芯片再进行单一MOSFET功率芯片封装，如此需要增加开发的费用增加生产成本、延长产品开发周期；
[0006]2.增加更高功率MOSFET功率芯片的开发，就会增加不同MOSFET功率芯片的库存成本；
[0007]3.另一种方式就是采用多颗单一MOSFET功率芯片封装体，再进行多个低功率的MOSFET功率芯片进行并联，并焊接在PCB板(PCB)，以增加电流量，如此会增加单一封装体的数量，亦增加了封装体的数量及塑封体的生产成本；
[0008]4.多颗单一MOSFET功率芯片的封装体并联焊接在PCB板(PCB)上的同时，又增加了PCB板的使用面积，如此又增加了PCB板面积的生产成本与库存成本。
[0009]5.现有MOSFET功率芯片的封装体均为通过塑封体将芯片完全包覆，当功率较高时，散热不及时，极易因为由于芯片温度过高而导致损坏。
[0010]所以上述现有传统的单一MOSFET功率芯片，所呈现的缺陷亦是目前业界急待克服与降低成本的趋势，也是目前需要MOSFET高功率甚至更高功率加速快充电领域想要降低成本的难点。

技术实现思路

[0011]本专利技术提供一种外露芯片组并联封装体，可以解决现有技术中单一芯片封装方式所存在的成本较高、开发周期长、散热效果差的问题。
[0012]本专利技术还提供了一种外露芯片组并联封装体的封装方法，用于制备上述封装体。
[0013]本专利技术还提供了一种PCB板，可以减小线路板面积，降低PCB板生产成本。
[0014]一种外露芯片组并联封装体，包括引线框架和塑封体，还包括第一芯片组、第二芯片组、第一漏极导电板、第二漏极导电板、第一源极导电板、第二源极导电板、第一栅极导电
板和第二栅极导电板；
[0015]第一芯片组包括第一芯片和第二芯片，第二芯片组包括第三芯片和第四芯片，所述第二芯片组和所述第一芯片组上下层叠布置；其中，
[0016]所述第一漏极导电板、所述第二芯片、所述第一源极导电板及所述第一栅极导电板、所述第一芯片和所述引线框架由上至下依次布置，所述第一源极导电板和所述第一栅极导电板均位于所述第一芯片和所述第二芯片之间；
[0017]所述第一芯片的漏极和所述第二芯片的漏极分别通过基岛和所述第一漏极导电板连接至漏极引脚；所述第一芯片的源极和所述第二芯片的源极均通过所述第一源极导电板连接至源极引脚；所述第一芯片的栅极和所述第二芯片的栅极均通过所述第一栅极导电板连接至栅极引脚；
[0018]所述第二漏极导电板、所述第四芯片、所述第二源极导电板及所述第二栅极导电板、所述第三芯片和所述第一漏极导电板由上至下依次布置，所述第二源极导电板和所述第二栅极导电板均位于所述第三芯片和所述第四芯片之间；
[0019]所述第二漏极导电板连接至所述第一漏极导电板；所述第二栅极导电板连接至所述第一栅极导电板；所述第二源极导电板连接至所述第一源极导电板；其中，
[0020]所述第二漏极导电板部分外露于所述塑封体。
[0021]更优地，所述第二源极导电板远离所述引线框架的端面与所述塑封体远离所述引线框架的端面处于同一平面。
[0022]更优地，所述塑封体远离所述引线框架的一侧开设有防护凹槽，所述防护凹槽的底面与所述第二源极导电板远离所述引线框架的端面处于同一水平面。
[0023]更优地，所述防护凹槽内嵌设有散热片。
[0024]更优地，所述第一源极导电板、所述第二源极导电板、所述第一栅极导电板、所述第二栅极导电板、所述第一漏极导电板和所述第二漏极导电板均由铜或铝制成。
[0025]更优地，所述第一漏极导电板的一侧延伸设置有第一连接部，所述第一连接部连接至所述引线框架的基岛；所述基岛上开设有第一收纳槽，所述第一收纳槽与所述第一连接部相匹配；
[0026]所述第二漏极导电板的一侧延伸设置有第二连接部，所述第二连接部连接至所述第一漏极导电板；所述第一漏极导电板上开设有第二收纳槽，所述第二收纳槽与所述第二连接部相匹配。
[0027]一种外露芯片组并联封装体的封装方法，包括如下步骤：
[0028]S1，在基岛上涂覆可导电性质的粘结物质，使第一芯片的漏极通过粘结物质与所述基岛相连接；
[0029]S2，在第一芯片的源极区域和栅极区域以及引线框架的源极内引脚和栅极内引脚上涂覆粘结物质；
[0030]S3，将第一源极导电板通过粘结物质连接第一芯片的源极区域和源极内引脚；将第一栅极导电板通过粘结物质连接第一芯片的栅极区域和栅极内引脚；
[0031]S4，在第一源极导电板和第一栅极导电板背离所述第一芯片的一侧涂覆粘结物质，将第二芯片的源极连接至第一源极导电板、栅极安装至第一栅极导电板；
[0032]S5，在所述第二芯片的漏极涂覆粘结物质，使第一漏极导电板连接基岛和第二芯
片的漏极区域；
[0033]S6，在所述第三芯片的漏极涂覆粘结物质，使所述第三芯片的漏极通过粘结物质与所述第一漏极导电板相连接；
[0034]S7，在第三芯片的源极区域和栅极区域上涂覆粘结物质，将第二源极导电板通过粘结物质连接第三芯片的源极区域和第一源极导电板；将第二栅极导电板通过粘结物质连接第三芯片的栅极区域和第一栅极导电板；
[0035]S8，在第二源极导电板和第二栅极导电板背离所述第三芯片的一侧涂覆粘结物质，将第四芯片的源极连接至第二源极导电板、栅极安装至第二栅极导电板；
[0036]S9，在所述第四芯片的漏极涂覆粘结物质，使第二漏极导电板连接第一漏极导电板和第四芯片的漏极；
[0037]S10，进行塑封，形成塑封体；
[0038]S11，切单，得到内埋芯片组并联封装体。
[0039]一种外露芯片组并联封装体的封装方法，包括如下步骤：
[0040]S1，在第一源极导电板和第一栅极导电板的两侧涂覆可导电性质的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种外露芯片组并联封装体，包括引线框架(14)和塑封体(15)，其特征在于，还包括第一芯片组、第二芯片组、第一漏极导电板(50)、第二漏极导电板(90)、第一源极导电板(30)、第二源极导电板(70)、第一栅极导电板(31)和第二栅极导电板(71)；第一芯片组包括第一芯片(20)和第二芯片(40)，第二芯片组包括第三芯片(60)和第四芯片(80)，所述第二芯片组和所述第一芯片组上下层叠布置；其中，所述第一漏极导电板(50)、所述第二芯片(40)、所述第一源极导电板(30)及所述第一栅极导电板(31)、所述第一芯片(20)和所述引线框架(14)由上至下依次布置，所述第一源极导电板(30)和所述第一栅极导电板(31)均位于所述第一芯片(20)和所述第二芯片(40)之间；所述第一芯片(20)的漏极和所述第二芯片(40)的漏极分别通过基岛(10)和所述第一漏极导电板(50)连接至漏极引脚(11)；所述第一芯片(20)的源极和所述第二芯片(40)的源极均通过所述第一源极导电板(30)连接至源极引脚(12)；所述第一芯片(20)的栅极和所述第二芯片(40)的栅极均通过所述第一栅极导电板(31)连接至栅极引脚(13)；所述第二漏极导电板(90)、所述第四芯片(80)、所述第二源极导电板(70)及所述第二栅极导电板(71)、所述第三芯片(60)和所述第一漏极导电板(50)由上至下依次布置，所述第二源极导电板(70)和所述第二栅极导电板(71)均位于所述第三芯片(60)和所述第四芯片(80)之间；所述第二漏极导电板(90)连接至所述第一漏极导电板(50)；所述第二栅极导电板(71)连接至所述第一栅极导电板(31)；所述第二源极导电板(70)连接至所述第一源极导电板(30)；其中，所述第二漏极导电板(90)部分外露于所述塑封体(15)。2.如权利要求1所述的一种外露芯片组并联封装体，其特征在于，所述第二源极导电板(70)远离所述引线框架(14)的端面与所述塑封体(15)远离所述引线框架(14)的端面处于同一平面。3.如权利要求1所述的一种外露芯片组并联封装体，其特征在于，所述塑封体(15)远离所述引线框架(14)的一侧开设有防护凹槽(151)，所述防护凹槽(151)的底面与所述第二源极导电板(70)远离所述引线框架(14)的端面处于同一水平面。4.如权利要求3所述的一种外露芯片组并联封装体，其特征在于，所述防护凹槽(151)内嵌设有散热片(91)。5.如权利要求1所述的一种外露芯片组并联封装体，其特征在于，所述第一源极导电板(30)、所述第二源极导电板(70)、所述第一栅极导电板(31)、所述第二栅极导电板(71)、所述第一漏极导电板(50)和所述第二漏极导电板(90)均由铜或铝制成。6.如权利要求1所述的一种外露芯片组并联封装体，其特征在于，所述第一漏极导电板(50)的一侧延伸设置有第一连接部，所述第一连接部连接至所述引线框架(14)的基岛(10)；所述基岛(10)上开设有第一收纳槽，所述第一收纳槽与所述第一连接部相匹配；所述第二漏极导电板(90)的一侧延伸设置有第二连接部，所述第二连接部连接至所述第一漏极导电板(50)；所述第一漏极导电板(50)上开设有第二收纳槽，所述第二收纳槽与所述第二连接部相匹配。7.如权利要求1或2所述的一种外露芯片组并联封装体的封装方法，其特征在于，包括
如下步骤：S1，在基岛(10)上涂覆可导电性质的粘结物质(00)，使第一芯片(20)的漏极通过粘结物质(00)与所述基岛(10)相连接；S2，在第一芯片(20)的源极区域和栅极区域以及引线框架(14...

【专利技术属性】
技术研发人员：梁志忠，李明芬，陈育锋，
申请(专利权)人：合肥大网格技术合伙企业有限合伙，
类型：发明
国别省市：