延迟同步电路、时钟发送电路和时钟收发电路制造技术

延迟同步电路(3)构成为具有：脉冲合成电路(11)，其生成包含与基准信号同步的第1脉冲信号和与反馈信号同步的第2脉冲信号的合成信号；VCDL(12)，其使由脉冲合成电路(11)生成的合成信号延迟，输出延迟后的合成信号即延迟信号；脉冲分离电路(13)，其生成与从VCDL(12)输出的延迟信号所包含的第1脉冲信号同步的第1分离信号，生成与延迟信号所包含的第2脉冲信号同步的第2分离信号；环形器(14)，其在将由脉冲分离电路(13)生成的第1分离信号输出到时钟接收电路(21)后，将从时钟接收电路(21)返回的第1分离信号作为反馈信号输出到脉冲合成电路(11)；以及延迟量控制电路(15)，其按照基准信号与由脉冲分离电路(13)生成的第2分离信号之间的相位差，控制VCDL(12)中的合成信号的延迟量。量。量。

【技术实现步骤摘要】
【国外来华专利技术】延迟同步电路、时钟发送电路和时钟收发电路


[0001]本公开涉及延迟同步电路、具有延迟同步电路的时钟发送电路以及时钟收发电路。

技术介绍

[0002]时钟发送电路通常对系统内的多个电路块分配时钟信号。在从时钟发送电路分配的时钟信号重叠有抖动的情况下，有时系统内的同步精度会劣化。针对时钟信号的抖动重叠有时因干扰的影响而产生。作为干扰，预想重叠于分配时钟信号所使用的缆线的噪声等。
[0003]时钟发送电路为了抑制干扰，例如有时安装有以下的非专利文献1所公开的延迟同步电路。
[0004]非专利文献1所公开的延迟同步电路具有使作为时钟信号的基准信号延迟的第1信号延迟电路(以下，称为“VCDL”)。此外，该延迟同步电路具有：环形器，其在使通过第1VCDL延迟后的基准信号经由缆线输出到时钟接收电路后，将从该时钟接收电路返回的基准信号作为反馈信号而输出；以及第2VCDL，其使从环形器输出的反馈信号延迟。
[0005]并且，该延迟同步电路具有延迟量控制电路，该延迟量控制电路基于向第1VCDL提供的基准信号与通过第2VCDL延迟后的反馈信号之间的相位差，控制第1VCDL中的基准信号的延迟量以及第2VCDL中的反馈信号的延迟量。
[0006]现有技术文献
[0007]非专利文献
[0008]非专利文献1：Ching
‑
Yuan Yang,and Shen
‑
Iuan Liu“A One
‑
Wire Approach for Skewr/>‑
Compensating Clock Distribution Based on Bidirectional Techniques”、IEEE Journal of Solid
‑
State Circuits,vol.36,no.2,pp.266
‑
272、Feb.2001

技术实现思路

[0009]专利技术要解决的问题
[0010]第1VCDL中的延迟可变特性与第2VCDL中的延迟可变特性完全一致的情况极少。在上述现有的延迟同步电路中存在如下问题：第1VCDL中的延迟可变特性与第2VCDL中的延迟可变特性之差越大，则干扰的抑制量越降低。
[0011]本公开是为了解决上述课题而完成的，其目的在于得到一种延迟同步电路，能够防止由于2个VCDL的延迟可变特性差而导致干扰的抑制量降低。
[0012]用于解决问题的手段
[0013]本公开的延迟同步电路具有：脉冲合成电路，其生成合成信号，该合成信号包含与基准信号同步的第1脉冲信号和与反馈信号同步的第2脉冲信号；信号延迟电路，其使由脉冲合成电路生成的合成信号延迟，输出延迟后的合成信号即延迟信号；脉冲分离电路，其生成与从信号延迟电路输出的延迟信号所包含的第1脉冲信号同步的第1分离信号，生成与延迟信号所包含的第2脉冲信号同步的第2分离信号；环形器，其在将由脉冲分离电路生成的
第1分离信号输出到时钟接收电路后，将从时钟接收电路返回的第1分离信号作为反馈信号输出到脉冲合成电路；以及延迟量控制电路，其按照基准信号与由脉冲分离电路生成的第2分离信号之间的相位差，控制信号延迟电路中的合成信号的延迟量。
[0014]专利技术的效果
[0015]根据本公开，能够防止由于2个信号延迟电路的延迟可变特性差而导致干扰的抑制量降低。
附图说明
[0016]图1是示出实施方式1的时钟收发电路的结构图。
[0017]图2是示出通过延迟同步电路3生成的各种信号的波形的说明图。
[0018]图3是示出非专利文献1所公开的延迟同步电路的噪声传递函数的说明图。
[0019]图4是示出图1所示的延迟同步电路3的噪声传递函数的说明图。
[0020]图5是示出实施方式2的时钟收发电路的结构图。
[0021]图6是示出图5所示的PD35的内部结构的结构图。
[0022]图7是示出表示赋予偏移后的相位差的相位差信号和从PD核35a输出的相位差信号的说明图。
[0023]图8是示出实施方式3的时钟收发电路的结构图。
[0024]图9是示出实施方式4的延迟同步电路3中的第1移相器41、第2移相器42、第3移相器43、第4移相器44、第5移相器45及第6移相器46各自的内部的结构图。
[0025]图10是示出实施方式5的时钟收发电路的结构图。
[0026]图11是示出实施方式6的时钟收发电路的结构图。
[0027]图12是示出基准信号的相位比反馈信号的相位提前的情况下的各种信号的波形的说明图。
[0028]图13是示出基准信号的相位比反馈信号的相位延迟的情况下的各种信号的波形的说明图。
[0029]图14是示出实施方式7的延迟同步电路3的脉冲合成电路11的结构图。
[0030]图15是示出图14所示的第1比控制电路81及第2比控制电路82各自的内部的结构图。
[0031]图16是示出脉冲合成电路11的各种信号的波形的说明图。
[0032]图17是示出第1比控制电路81及第2比控制电路82中的各种信号的波形的说明图。
[0033]图18是示出实施方式8的延迟同步电路3的脉冲分离电路13的结构图。
[0034]图19是示出脉冲分离电路13的各种信号的波形的说明图。
[0035]图20是分别示出实施方式9的延迟同步电路3及时钟接收电路21的结构图。
[0036]图21是示出图20所示的延迟同步电路3中的各种信号的波形的说明图。
[0037]图22是示出实施方式10的延迟同步电路3的第1沿合成器13c的结构图。
[0038]图23是示出实施方式10的延迟同步电路3的第2沿合成器13d的结构图。
[0039]图24是示出第1沿合成器13c中的各种信号的波形的说明图。
[0040]图25是示出第2沿合成器13d中的各种信号的波形的说明图。
[0041]图26是分别示出实施方式11的延迟同步电路3及时钟接收电路21的结构图。
[0042]图27是示出时钟接收电路21的各种信号的波形的说明图。
[0043]图28是示出占空比调整电路25进行的占空比的调整处理的说明图。
[0044]图29是示出时钟接收电路21的各种信号的波形的说明图。
[0045]图30是示出占空比调整电路25进行的占空比的调整处理的说明图。
[0046]图31是示出实施方式12的时钟收发电路的占空比调整电路25的结构图。
[0047]图32是示出PLL27的内部的结构图。
[0048]图33是示出占空比调整电路25的各种信号的波形的说明图。
具体实施方式
[0049]以下，按照附图对用于实施本公开的方式进行说明，以更详细地对本公开进行说明。
[0050]实施方式1.
[0051]图1本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种延迟同步电路，具有：脉冲合成电路，其生成合成信号，该合成信号包含与基准信号同步的第1脉冲信号和与反馈信号同步的第2脉冲信号；信号延迟电路，其使由所述脉冲合成电路生成的合成信号延迟，输出延迟后的合成信号即延迟信号；脉冲分离电路，其生成与从所述信号延迟电路输出的延迟信号所包含的第1脉冲信号同步的第1分离信号，生成与所述延迟信号所包含的第2脉冲信号同步的第2分离信号；环形器，其在将由所述脉冲分离电路生成的第1分离信号输出到时钟接收电路后，将从所述时钟接收电路返回的所述第1分离信号作为所述反馈信号输出到所述脉冲合成电路；以及延迟量控制电路，其按照所述基准信号与由所述脉冲分离电路生成的第2分离信号之间的相位差，控制所述信号延迟电路中的合成信号的延迟量。2.根据权利要求1所述的延迟同步电路，其特征在于，所述延迟同步电路具有偏移控制电路，如果所述基准信号与所述反馈信号之间的相位差为阈值以下，则所述偏移控制电路输出指示赋予偏移的偏移赋予信号，在从所述偏移控制电路输出了偏移赋予信号时，所述延迟量控制电路对所述基准信号与所述第2分离信号之间的相位差赋予偏移，按照赋予偏移后的相位差来控制所述信号延迟电路中的所述合成信号的延迟量。3.根据权利要求1所述的延迟同步电路，其特征在于，所述延迟同步电路具有：第1移相器，其以第1相移量对所述基准信号进行移相，输出移相后的基准信号；第2移相器，其以第2相移量对从所述第1移相器输出的移相后的基准信号进行移相，将以所述第2相移量进行了移相的基准信号输出到所述延迟量控制电路；第3移相器，其以第3相移量对从所述第1移相器输出的移相后的基准信号进行移相，将以所述第3相移量进行了移相的基准信号输出到所述脉冲合成电路；第4移相器，其以第4相移量对由所述脉冲分离电路生成的第1分离信号进行移相，将移相后的第1分离信号输出到所述环形器；第5移相器，其以第5相移量对所述环形器输出的反馈信号进行移相，将移相后的反馈信号输出到所述脉冲合成电路；第6移相器，其以第6相移量对由所述脉冲分离电路生成的第2分离信号进行移相，将移相后的第2分离信号输出到所述延迟量控制电路；以及相移量控制电路，其将从所述第3移相器输出的基准信号与从所述第5移相器输出的反馈信号之间的相位差与阈值进行比较，基于所述相位差与所述阈值的比较结果，分别对所述第1移相器中的第1相移量、所述第2移相器中的第2相移量、所述第3移相器中的第3相移量、所述第4移相器中的第4相移量、所述第5移相器中的第5相移量和所述第6移相器中的第6相移量进行控制。4.根据权利要求3所述的延迟同步电路，其特征在于，所述第1移相器、所述第2移相器、所述第3移相器、所述第4移相器、所述第5移相器和所述第6移相器分别具有：
第1反相器，其使所输入的信号反转，输出反转后的信号；以及第1多路选择器，其基于由所述相移量控制电路控制的相移量，在所述所输入的信号和从所述第1反相器输出的反转后的信号中选择任意信号，输出所选择的信号。5.根据权利要求3所述的延迟同步电路，其特征在于，所述延迟同步电路具有：第1二分频器，其对从所述第2移相器输出的移相后的基准信号进行二分频，输出二分频后的基准信号；第7移相器，其以第7相移量对从所述第1二分频器输出的二分频后的基准信号进行移相，将以所述第7相移量进行了移相的基准信号输出到所述延迟量控制电路；第2二分频器，其对从所述第6移相器输出的移相后的第2分离信号进行二分频，输出二分频后的第2分离信号；以及第8移相器，其以第8相移量对从所述第2二分频器输出的二分频后的第2分离信号进行移相，将以所述第8相移量进行了移相的第2分离信号输出到所述延迟量控制电路，所述相移量控制电路分别对所述第1移相器中的第1相移量、所述第2移相器中的第2相移量、所述第3移相器中的第3相移量、所述第4移相器中的第4相移量、所述第5移相器中的第5相移量、所述第6移相器中的第6相移量、所述第7移相器中的第7相移量和所述第8移相器中的第8相移量进行控制。6.根据权利要求5所述的延迟同步电路，其特征在于，所述第1移相器、所述第2移相器、所述第3移相器、所述第4移相器、所述第5移相器、所述第6移相器、所述第7移相器和所述第8移相器分别具有：第1反相器，其使所输入的信号反转，输出反转后的信号；以及第1多路选择器，其基于由所述相移量控制电路控制的相移量，在所述所输入的信号和从所述第1反相器输出的反转后的信号中选择任意信号，输出所选择的信号。7.根据权利要求1所述的延迟同步电路，其特征在于，所述脉冲合成电路代替生成包含与所述基准信号同步的第1脉冲信号和与所述反馈信号同步的第2脉冲信号的合成信号，而具有第1异或电路，该第1异或电路运算所述基准信号与所述反馈信号的异或，将表示异或的运算结果的合成信号输出到所述信号延迟电路。8.根据权利要求7所述的延迟同步电路，其特征在于，所述延迟同步电路具有相位差量化器，该相位差量化器对所述基准信号的相位与所述反馈信号的相位进行比较，基于相位的比较结果，输出表示作为选择对象的信号的选择信号，所述脉冲分离电路代替生成与从所述信号延迟电路输出的延迟信号所包含的第1脉冲信号同步的第1分离信号、并生成与所述延迟信号所包含的第2脉冲信号同步的第2分离信号，而具有：第2反相器，其使所述延迟信号反转，输出反转后的延迟信号；第2多路选择器，其基于从所述相位差量化器输出的选择信号，在从所述信号延迟电路输出的延迟信号和从所述第2反相器输出的延迟信号中选择任意延迟信号，输出所选择的延迟信号；第3二分频器，其对从所述第2多路选择器输出的延迟信号进行二分频，将二分频后的
延迟信号作为所述第1分离信...

【专利技术属性】
技术研发人员：池田翔，堤恒次，津留正臣，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：