一种用于低噪声图像传感器中SRAM的读出控制方法，其采用的译码器包括：由触发器与门逻辑组成的译码器时钟信号产生电路；依次连接的三个触发器以及多个由触发器组成的译码单元，三个触发器以及多个译码单元根据时钟信号以及读开始信号，生成SRAM连续读出模式所需要的全部控制信号。本发明专利技术通过简化读出时所需信号，仅需读出时钟，读开始信号以及读暂停信号即可产生连续读出模式和断续读出模式所需的所有控制信号，无需地址信号的长距离传输；同时本发明专利技术提出的断续读出模式显著减小SRAM读操作对CMOS图像传感器图像噪声的影响。操作对CMOS图像传感器图像噪声的影响。操作对CMOS图像传感器图像噪声的影响。
【技术实现步骤摘要】
用于低噪声图像传感器中SRAM的读出控制方法
[0001]本专利技术涉及的是一种半导体领域的技术，具体是一种用于低噪声图像传感器中SRAM的读出控制方法。
技术介绍
[0002]现有CMOS图像传感器大多数均为先通过列并行ADC将模拟信号转为数字信号并将数据存储在SRAM中，然后再将数据依次读出处理。而CMOS图像传感器在很多场景下需要高倍增益，比如在监控中的暗态场景下，为了看清暗态下的场景，必须给图像传感器加高倍增益。但是在高倍增益下，信号被放大的同时，噪声同时也不可避免的被放大了，所以低噪声一直是CMOS图像传感器的非常重要的指标。
[0003]为提高读出速度，通常将SRAM存储阵列分为若干小的存储阵列。传统译码器采用二进制地址译码方式，所以SRAM每个小的存储阵列需要对应2的整数次幂个字线信号。由于CMOS图像传感器所需的存储阵列的字线数目为根据图像阵列的列数所确定的固定值，所以使用传统二进制译码器可能会导致某一级的SRAM与其他级的SRAM数目差异较大，导致各存储阵列SRAM的写入和读出有差异，最终转换为图像噪声。
[0004]此外，传统CMOS图像传感器SRAM采用连续读出模式，读开始之后，地址线通过译码器之后产生字线信号，控制SRAM每个字连续的依次读出。为了提高图像传感器帧率，读的过程和信号传输以及列并行ADC的模数转换过程同时进行。读过程造成的电源波动通过电源串扰对信号传输以及模数转换过程中对电源很敏感的时刻造成影响。
技术实现思路
[0005]本专利技术针对现有SRAM的读出所造成的电源波动对CMOS图像传感器图像的影响，提出一种用于低噪声图像传感器中SRAM的读出控制方法，通过简化读出时所需信号，仅需读出时钟，读开始信号以及读暂停信号即可产生连续读出模式和断续读出模式所需的所有控制信号，无需地址信号的长距离传输；同时本专利技术提出的断续读出模式显著减小SRAM读操作对CMOS图像传感器图像噪声的影响。
[0006]本专利技术是通过以下技术方案实现的：
[0007]本专利技术涉及一种译码器，包括：由触发器和与门逻辑组成的译码器时钟信号产生电路；依次连接的三个触发器以及多个由触发器组成的译码单元，三个触发器以及多个译码单元根据时钟信号以及读开始信号，生成SRAM连续读出模式所需要的全部控制信号。
[0008]优选地，所述的译码器进一步根据读暂停信号、时钟信号和读开始信号，生成SRAM断续读出模式所需的全部控制信号。
[0009]本专利技术涉及一种基于上述译码器的应用于低噪声CMOS图像传感器中SRAM的读出控制方法，通过控制图像传感器中SRAM的读取时序，以连续读出模式或用断续读出模式避开信号传输以及模数转换过程中对电源敏感的时刻，减小电源串扰造成的图像噪声。技术效果
[0010]与现有技术相比，本专利技术译码器仅需通过时钟信号、读开始信号以及读暂停信号即可产生SRAM连续读出模式和断续读出模式所需的所有控制信号，无需提供地址线，消除了地址线的长距离传输问题；可以允许每一级中存储单元数目任意设置，故可以保证每一级的存储单元数目一致，消除了使用2进制地址译码器所导致的级间存储单元数目不同对SRAM读写操作产生的误差。
[0011]本专利技术的断续读出模式，可以在读过程的任意时刻暂停读操作，并在后续任意位置继续读操作，避开CMOS图像传感器模数转换过程中的敏感时间段，减小电源相互干扰造成的图像噪声。
附图说明
[0012]图1为包含本专利技术译码器的存储阵列结构图；
[0013]图2a和图2b为本专利技术译码器原理图；
[0014]图中：图2b为图2a局部放大视图；
[0015]图3为本专利技术译码器时序图；
[0016]图4为读出数据传输原理图；
[0017]图5为连续读出模式时序图；
[0018]图6为本专利技术所提出的断续读出模式行信号处理分段图；
[0019]图7为本专利技术时钟产生电路原理图；
[0020]图8为断续读出模式时序图。
具体实施方式
[0021]如图1所示，为本实施例译码器33和与之相连的包括n行m列的存储单元的CMOS图像传感器存储阵列31，其中：译码器33通过时钟信号、读开始信号以及读暂停信号产生读所需的字线信号WL<0>～WL<m>以及其他控制信号32，存储阵列31读取时字线信号WL<0～WL<m>依次有效，任一字线有效时，字线所控制的n位存储单元将输出数据30Data<0>～Data<n>。
[0022]为提高读出速度，通常将存储阵列分为若干个小的存储阵列依次读出。使用二进制译码器，每个小存储阵列中对应的字线信号需为2的整数次幂。由于图像传感器所需要的存储单元数目是根据行像素单元的数目所确定，多为固定值，因此不可避免的会导致某一个小的存储阵列与其他小的存储阵列差异较大，引入读写误差。此外，传统读出方法所使用的译码器根据字线个数需要对应的地址线，地址线需要驱动所有的译码单元，且地址线需要长距离传输，这些都会带来功耗，面积以及误差。
[0023]如图2a所示，为本实施例涉及的一种译码器49，该译码器无需地址信号即可产生存储阵列31连续读出模式和断续读出模式所需要的所有控制信号，其具体包括：依次连接的三个触发器40～42以及多个用于生成字线信号的译码单元46～48，其中：第一触发器40的输入端接收读开始信号，输出端与第二触发器41的输入端相连，第二触发器41的输出端与第三触发器42的输入端相连，第一触发器40、第二触发器41和第三触发器42的时钟端分别接收正、反、正相的时钟信号，第三触发器42的输出端反相后与第一触发器输出端进行与门逻辑后产生第一字线信号WL<0>，WL<0>作为第一译码单元46的输入，第一译码单元的输出即为第二字线信号WL<1>，以此类推，每一个译码单元都生成一个字线信号。
[0024]如图2b所示，每个译码单元包括两个依次连接的触发器44、45，该两个触发器分别接收正反相的时钟信号。
[0025]如图3所示，当使用连续读出模式时，该译码器33仅需输入时钟信号clk和读开始信号Read_en，读开始信号Read_en在clk上升沿经第一触发器40第一次采样，得到信号a，信号a在clkb上升沿经第二触发器41采样得到信号b，信号b在clk上升沿经第三触发器42采样后反相得到信号c，信号a和信号c经与门电路43后得到字线信号WL<0>；WL<0>信号在clkb上升沿经第一译码单元的触发器44采样得到信号d，信号d在clk上升沿经第一译码单元的触发器45采样后得到字线WL<1>，同理每一个译码单元都可以产生一个字线信号，最终使得字本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种译码器，其特征在于，包括：由触发器和与门逻辑组成的译码器时钟信号产生电路；依次连接的三个触发器以及多个由触发器组成的译码单元，三个触发器以及多个译码单元根据时钟信号以及读开始信号，生成SRAM连续读出模式所需要的全部控制信号。2.根据权利要求1所述的译码器，其特征是，所述的译码器进一步根据读暂停信号、时钟信号和读开始信号，生成SRAM断续读出模式所需的全部控制信号。3.根据权利要求1所述的译码器，其特征是，所述的译码器具体包括：依次连接的三个触发器以及多个用于生成字线信号的译码单元，其中：第一触发器的输入端接收读开始信号，输出端与第二触发器的输入端相连，第二触发器的输出端与第三触发器的输入端相连，第一触发器、第二触发器和第三触发器的时钟端分别接收正、反、正相的时钟信号，第三触发器的输出端反相后与第一触发器输出端进行与门逻辑后产生第一字线信号WL<0>作为第一译码单元的输入，第一译码单元的输出即为第二字线信号WL<1>，以此类推，每一个译码单元都生成一个字线信号。4.根据权利要求3所述的译码器，其特征是，每个译码单元包括两个依次连接的触发器，该两个触发器分别接收正反相的时钟信号。5.一种基于上述任一权利要求所述译码器的应用低噪声CMOS图像传感器中SRAM的读出控制方法，其特征在于，通过控制图像传感器中SRAM的读取时序，以连续读出模式或用断续读出模式避开信号传输以及模数转换过程中对电源敏感的时刻，减小电源串扰造成的图像噪声。6.根据权利要求5所述的读出控制方法，其特征是，当使用连续读出模式时，该译码器仅需输入时钟信号clk和读开始信号Read_en，读开始信号Read_en在clk上升沿经第一触发器第一次采样，得到信号a，信号a在clkb上升沿经第二触发器采样得到信号b，信号b在clk上升沿经第三触发器采样后反相得到信号c，信号a和信号c经与门电路后得到字线信号WL<0>；WL<0>信号在clkb上升沿经第一译码单元的触发器采样得到信号d，信号d在clk上升沿经第一译码单元的触发器采样后得到字线WL<1>，同理每一个译码单元都可以产生一个字线信号，最终使得字线信号WL&...
【专利技术属性】
技术研发人员：路祥，庞江涛，邓立平，贾景彬，李晓娟，郭莉，卢峰，
申请(专利权)人：上海芯摄达科技有限公司，
类型：发明
国别省市：
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