半导体结构的形成方法技术

本公开提供半导体结构及其形成方法。根据本公开的半导体结构包括沿第一方向延伸的第一金属线、与第一金属线纵向对齐并与第一金属线隔开的第二金属线、以及沿第一方向延伸的第三金属线。第三金属线包括沿垂直于第一方向的第二方向延伸的分支，并且分支在第一金属线和第二金属线之间部分延伸。第二金属线之间部分延伸。第二金属线之间部分延伸。

【技术实现步骤摘要】
半导体结构的形成方法


[0001]本公开实施例是关于半导体结构的形成方法，特别是关于在第一金属层中形成金属线的方法。

技术介绍

[0002]半导体集成电路(IC)产业历经了指数级成长。集成电路(IC)材料和设计的技术进步产生了数代集成电路，每一代的电路都比上一代更小、更复杂。在集成电路(IC)演进制程中，功能密度(意即每芯片面积内连线装置的数量)普遍增加，同时缩小几何尺寸(意即可使用制程制造的最小组件(或线))。这种按比例微缩的制程通常通过提高生产效率和降低相关成本来提供益处。这种按比例微缩也增加了集成电路(IC)加工和制造的复杂性。
[0003]标准单元方法(standard cell methodology)用于设计具有数字及/或模拟特征的集成电路(IC)装置。在标准单元方法中，集成电路(IC)设计被封装到抽象逻辑方块(abstract logic block)中，例如与门(AND gate)、或门(OR gate)、与非门(NAND gate)、或非门(NOR gate)、反互斥或闸(XAND gate)或异或门(XOR gate)。每个抽象逻辑方块可映射到包括实体设计(physical design)的标准单元以执行抽象逻辑操作。这种逻辑
‑
实体
‑
分叉(logic
‑
physical
‑
bifurcation)允许一位设计者专注于数字设计，而另一位设计者专注于实体设计。由于集成电路(IC)的实体设计是由标准单元构成的，可见标准单元的尺寸决定了集成电路(IC)的尺寸。在这方面，半导体产业的设计者一直在考虑不同的方法来降低标准单元的单元高度。近年来，前段制程(FEOL)装置的金属线的配置也在发生变化，以降低标准单元的单元高度。例如，金属线的数量可能会减少。然而，使用较少的金属线，形成局部内连线可能变得更加困难。在一些现有技术中，可能需要至少一个额外的微影遮罩，以在第一金属层下方形成局部内连线。然而，额外的微影遮罩可能会带来制程风险、制造成本和遮罩成本。虽然现有的局部内连线结构和制程通常足以满足其预期目的，但它们并非在所有方面都令人满意。

技术实现思路

[0004]本公开一些实施例提供一种半导体结构的形成方法。上述半导体结构的形成方法包括提供工件，工件包括基板、基板上方的蚀刻停止层(ESL)、蚀刻停止层上方的介电层和介电层上方的硅层，进行硅层的第一图案化制程，以形成第一沟槽与第二沟槽，进行硅层的第二图案化制程，以形成与第二沟槽流体连通，但与第一沟槽隔开的分支开口，沿第一沟槽、第二沟槽和分支开口的多个侧壁形成间隔物，形成间隔物后，进行硅层的第三图案化制程，在第一沟槽和第二沟槽之间形成栅极信号线沟槽，在硅层的第三次图案化制程之后，使用硅层和间隔物作为蚀刻遮罩，蚀刻介电层和蚀刻停止层，以及在介电层和蚀刻停止层上方沉积金属层。
[0005]本公开另一些实施例提供一种半导体结构的形成方法。上述半导体结构的形成方法包括提供工件，工件包括基板、基板上方的一介电层和介电层上方的硅层，在硅层中形成
第一沟槽和第二沟槽，其中第一沟槽和第二沟槽沿第一方向延伸，在硅层中形成分支开口，其中分支开口与第二沟槽流体连通，在第一沟槽、第二沟槽和分支开口上方顺应性沉积间隔材料层，回蚀刻间隔物材料层，以沿第一沟槽、第二沟槽和分支开口的多个侧壁形成间隔物，在回蚀刻之后，选择性地移除第一沟槽和第二沟槽之间的硅层，而实质上不移除位于分支开口和第一沟槽之间的间隔物和硅层，在选择性移除之后，将硅层和间隔物的图案转移到介电层上，以及在介电层上方沉积金属层。
[0006]本公开又一些实施例提供一种半导体结构。半导体结构包括沿第一方向延伸的第一金属线，与第一金属线纵向对齐并与第一金属线隔开的第二金属线、以及沿第一方向延伸的第三金属线。第三金属线包括沿垂直于第一方向的第二方向延伸的分支，并且分支在第一金属线和第二金属线之间部分延伸。
附图说明
[0007]由以下的详细叙述配合所附图式，可更加理解本公开实施例的观点。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本公开实施例之特征。
[0008]图1显示根据本公开的一个或多个实施例的用于形成半导体结构的方法的流程图。
[0009]图2
‑
图22显示根据本公开的一个或多个实施例在根据图1的方法的制程期间工件的局部剖面图或俯视图。
[0010]其中，附图标记说明如下：
[0011]100：方法
[0012]102，104，106，108，110，112，114，116，118，120：方框
[0013]160：栅极结构
[0014]170：栅极接触通孔
[0015]180：第一源/漏极接触
[0016]182：第二源/漏极接触
[0017]190：第一源/漏极接触通孔
[0018]192：第二源/漏极接触通孔
[0019]200：工件
[0020]202：基板
[0021]204：蚀刻停止层
[0022]206：介电层
[0023]208：第一硬遮罩层
[0024]210：第二硬遮罩层
[0025]212：硅层
[0026]214：第一底层
[0027]216：第一中间层
[0028]218：第一光阻层
[0029]220：第一沟槽
[0030]222：第二沟槽
[0031]224：第三沟槽
[0032]226：第四沟槽
[0033]228：第二底层
[0034]230：第二中间层
[0035]232：第二光阻层
[0036]234：开口
[0037]236：分支开口
[0038]238：间隔物
[0039]240：第一金属线
[0040]250
‑
1：第一栅极信号线段
[0041]250
‑
2：第二栅极信号线段
[0042]260：第二金属线
[0043]260C：局部内连线
[0044]2240：第一线开口
[0045]2260：第二线开口
[0046]2360：局部内连线开口
[0047]2502：第一线沟槽
[0048]2504：第二线沟槽
[0049]W1：第一宽度
[0050]W2：第二宽度
[0051]W3：第三宽度
[0052]L1：第一长度
[0053]S：间距
[0054]I
‑
I'，II
‑
II'：截面
具体实施方式
[0055]以下的公开内容提供了许多不同实施例或范例，以便实施不同部件。此外，下文描述了组件及排列之特定实例以简化本公开。当然，这些范例仅为示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，包括：提供一工件，该工件包括一基板、该基板上方的一蚀刻停止层、该蚀刻停止层上方的一介电层和该介电层上方的一硅层；进行该硅层的一第一图案化制程，以形成一第一沟槽与一第二沟槽；进行该硅层的一第二图案化制程，以形成与该第二沟槽流体连通，但与该第一沟槽隔开的一分支开口；沿该第一沟...

【专利技术属性】
技术研发人员：吴政贤，林忠亿，王彦森，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：