热头驱动用集成电路和热头驱动用集成电路的制造方法技术

本发明专利技术涉及热头驱动用集成电路和热头驱动用集成电路的制造方法。热头驱动用集成电路经由数据信号传送时钟信号的IC内部布线的信号不失真而可保持信号的占空比。一种热头驱动用集成电路和切断电阻电路的熔断器的热头驱动用集成电路的制造方法，该热头驱动用集成电路具有：数据信号传送时钟信号的输入端子和输出端子；IC内部布线，其配置在输入端子与输出端子之间；占空比校正电路，其与输出端子连接，占空比校正电路具有第一个第1导电型MOS晶体管、第二个第1导电型MOS晶体管、第一个第2导电型MOS晶体管、第二个第2导电型MOS晶体管、具有并联连接的第1电阻和第1熔断器的第1电阻电路、具有第2电阻和第2熔断器的第2电阻电路。具有第2电阻和第2熔断器的第2电阻电路。具有第2电阻和第2熔断器的第2电阻电路。

【技术实现步骤摘要】
热头驱动用集成电路和热头驱动用集成电路的制造方法


[0001]本专利技术涉及热头(thermal head)驱动用集成电路和热头驱动用集成电路的制造方法。

技术介绍

[0002]热头驱动用集成电路(以下，有时将集成电路简称为IC)将多个驱动用IC级联连接来使用的例子较多。为了使安装热头驱动用IC的基板面积高效化，热头驱动用IC具有横穿IC内部的IC内部布线(例如参照专利文献1)。
[0003]专利文献1：日本特开平05
‑
298036号公报

技术实现思路

[0004]专利技术要解决的课题
[0005]多数情况下，热头驱动用IC在其功能上设为IC芯片的纵横比较大的矩形状。IC内部布线沿着IC芯片的矩形的长边布置。当IC内部布线变长时，经由IC内部布线的信号的信号波形由于IC内部布线的电阻、寄生电容而失真，信号的占空比会发生变化。当将多个热头驱动用IC级联连接时，与级联连接的后侧连接的热头驱动用IC有时会因占空比发生了变化的信号波形而无法进行正常的动作。本专利技术的目的在于，提供一种经由热头驱动用IC的IC内部布线的信号不失真而可保持信号的占空比的热头驱动用IC。
[0006]用于解决课题的手段
[0007]本专利技术的热头驱动用集成电路具有：数据信号传送时钟信号的输入端子和输出端子；IC内部布线，其配置在所述输入端子与所述输出端子之间；以及占空比校正电路，其与所述数据信号传送时钟信号的所述输出端子连接，所述占空比校正电路具有：第1节点；第2节点；第一个第1导电型MOS晶体管；第二个第1导电型MOS晶体管；第一个第2导电型MOS晶体管；第二个第2导电型MOS晶体管；具有并联连接在第3节点与第4节点之间的第1电阻和第1熔断器的第1电阻电路；在第5节点与第6节点之间具有并联连接的第2电阻和第2熔断器的第2电阻电路；第1电源端子；以及第2电源端子，所述第一个第1导电型MOS晶体管的源极端子与所述第1电源端子连接，栅极端子与所述第3节点连接，漏极端子与所述第二个第1导电型MOS晶体管的源极端子连接，所述第二个第1导电型MOS晶体管的栅极端子与所述第1节点和所述第4节点连接，漏极端子与所述第2节点连接，所述第一个第2导电型MOS晶体管的栅极端子与所述第1节点和第5节点连接，漏极端子与所述第2节点连接，源极端子与所述第二个第2导电型MOS晶体管的漏极端子连接，所述第二个第2导电型MOS晶体管的栅极端子与所述第6节点连接，源极端子与所述第2电源端子连接。此外，本专利技术的热头驱动用集成电路的制造方法具有切断所述第1电阻电路或所述第2电阻电路的熔断器的工序。
[0008]专利技术效果
[0009]经由热头驱动用IC的IC内部布线的时钟信号不失真而可保持时钟信号的占空比。
附图说明
[0010]图1是示出本专利技术的第1实施方式的热头驱动用IC的一例的框图。
[0011]图2是示出本专利技术的第1实施方式的占空比校正电路的一例的电路图。
[0012]图3是示出本专利技术的第1实施方式的电阻电路的一例的电路图。
[0013]图4是示出数据信号传送时钟信号的各种波形的图。
[0014]图5是示出本专利技术的第1实施方式的数据信号传送时钟信号波形的占空比校正的一例的图。
[0015]图6是示出本专利技术的第1实施方式的数据信号传送时钟信号波形的占空比校正的另一例的图。
[0016]标号说明
[0017]1：热头驱动用集成电路(IC)；2：占空比校正电路；3：移位寄存器电路；6：数据信号传送时钟信号的输入端子；7：数据信号传送时钟信号的输出端子；8：数据信号线的输入端子；9：数据信号线的输出端子；11、13、14：缓冲放大器；12：反相器；21、22：P沟道型MOS晶体管；23、24：N沟道型MOS晶体管；25、26：电阻；27、28：熔断器(fuse)；31、32、35、36、37、38：节点；33、34：电阻电路。
具体实施方式
[0018][第1实施方式][0019]以下，参照附图对本专利技术的第1实施方式进行说明。图1是示出本实施方式的热头驱动用IC 1的一例的电路图。
[0020]本实施方式的热头驱动用IC 1具有：数据信号传送时钟信号的输入端子6和输出端子7；数据信号的输入端子8和输出端子9；移位寄存器电路3，其连接在所述数据信号的输入端子8与输出端子9之间，被输入所述数据信号和所述数据信号传送时钟信号；占空比校正电路2，其连接在所述数据信号传送时钟信号的输入端子6与输出端子7之间；缓冲放大器11、13、14；反相器12；锁存电路4；以及热头驱动电路5。占空比校正电路2具有第1节点31和第2节点32。
[0021]数据信号传送时钟信号从数据信号传送时钟信号的输入端子6经由缓冲放大器11输入到占空比校正电路2的第1节点31和移位寄存器电路3。从占空比校正电路2的第2节点32输出的数据信号传送时钟信号经由反相器12输出到数据信号传送时钟信号的输出端子7。
[0022]数据信号从数据信号的输入端子8经由缓冲放大器13输入到移位寄存器电路3的输入端子。输入到移位寄存器电路3的数据信号通过数据信号传送时钟信号在构成移位寄存器电路3的D触发器(以下，简称为D
‑
FF)中被传送，从移位寄存器电路3的输出端子经由缓冲放大器14向数据信号的输出端子9输出。输入到构成移位寄存器电路3的D
‑
FF的数据信号通过未图示的锁存信号被锁存电路4锁存，并输出到热头驱动电路5。
[0023]多数情况下，热头驱动用IC 1在其功能上设为IC芯片的纵横比较大的矩形状的IC芯片形状。数据信号传送时钟信号的输入端子6与输出端子7之间的IC内部布线10沿着矩形状的IC芯片的长边布置。当数据信号传送时钟信号的IC内部布线10变长时，经由IC内部布线10的数据信号传送时钟信号的信号波形会因IC内部布线10的电阻、寄生电容而失真，数
35(B)的信号横穿图5所示的PMOS
‑
Tr21Vth的电位的时间反转的信号。该PMOS
‑
Tr21Vth的电位是VDD端子的电位加上第1PMOS晶体管21的阈值电压Vth(例如
‑
0.7V)后的电位(下降0.7V后的电位)。这样，关于占空比成为50％以上的数据信号传送时钟信号，能够对占空比进行校正。通过对第1电阻25选择适当的电阻值，能够将数据信号传送时钟信号校正为占空比50％的信号。
[0031]此外，如之前所公开的那样，如果将多个电阻电路串联连接而构成第1电阻电路33，则能够细致地设定第1电阻电路33的电阻值。占空比校正电路2能够细致地设定占空比校正。
[0032]接着，使用图6对数据信号传送时钟信号的占空比成为50％以下的情况下的占空比校正进行说明。图6是示出由占空比校正电路2处理的信号的图。在图6中，横轴表示时间，纵轴表示各信号的电压。当向占空比校正电路2的第1节点31输入CASE 3的信号时，向第3节点35本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种热头驱动用集成电路，其特征在于，该热头驱动用集成电路具有：数据信号传送时钟信号的输入端子和输出端子；IC内部布线，其配置在所述输入端子与所述输出端子之间；以及占空比校正电路，其与所述数据信号传送时钟信号的所述输出端子连接，所述占空比校正电路具有：第1节点；第2节点；第一个第1导电型MOS晶体管；第二个第1导电型MOS晶体管；第一个第2导电型MOS晶体管；第二个第2导电型MOS晶体管；在第3节点与第4节点之间具有并联连接的第1电阻和第1熔断器的第1电阻电路；在第5节点与第6节点之间具有并联连接的第2电阻和第2熔断器的第2电阻电路；第1电源端子；以及第2电源端子，所述第一个第1导电型MOS晶体管的源极端子与所述第1电源端子连接，栅极端子与所述第3节点连接，漏极端子与所述第二个第1导电型MOS晶体管的源极端子连接，所述第二个第1导电型MOS晶体管的栅极端子与所述第1节点和所述第4节点连接，漏极端子与所述第2节点连接，所述第一个第2导电型MOS晶体管的栅极端子与所述第1节点和第5节点连接，漏极端子与所述第2节点连接...

【专利技术属性】
技术研发人员：若林悠仁，
申请(专利权)人：艾普凌科有限公司，
类型：发明
国别省市：