半导体器件及其制造方法技术

本申请公开了一种半导体器件及其制造方法。其中，该半导体器件包括基底、栅极结构和场板阵列。其中，基底内设置有沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，源极区位于沟道区内，漏极区和第一浅槽隔离结构位于漂移区内，第一浅槽隔离结构位于漏极区和源极区之间，漂移区位于第二浅槽隔离结构和沟道区之间；栅极结构覆盖于部分源极区、部分沟道区、部分漂移区和部分第一浅槽隔离结构上；场板阵列设置于第一浅槽隔离结构上，场板阵列包括若干等间距分布的场板。本方案可以提高半导体器件的击穿电压。案可以提高半导体器件的击穿电压。案可以提高半导体器件的击穿电压。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本申请涉及半导体
，具体涉及一种半导体器件及其制造方法。

技术介绍

[0002]BCD（Bipolar
‑
CMOS
‑
DMOS）工艺把双极（Bipolar）器件、互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）器件和双扩散金属
‑
氧化物半导体（Double
‑
diffusion Metal Oxide Semiconductor，DMOS）器件同时制作在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。其中，DMOS器件是BCD电路中的核心所在，为了更好的与集成电路（Integrated Circuit，IC）成熟制程进行工艺集成，一般采用横向DMOS，即LDMOS（Lateral Double
‑
diffusion Metal Oxide Semiconductor）。
[0003]目前，为了提高LDMOS器件的击穿电压，获得超高耐压的LDMOS，通常会采用进一步增加漂移区的长度或者增加浅槽隔离结构的深度来增大导通电阻从而实现增加耐压。但是增加漂移区的长度会减小芯片的集成密度，同时增加浅槽隔离结构的深度会对蚀刻工艺提出较大的挑战，并且浅槽隔离结构的最大深度也受到了BCD中双极结型晶体管等器件以及离子注入条件的限制。这样的耐压改善方法一定程度上限制了LDMOS器件高密度、高功率和高耐压的发展，从而限制了LDMOS的击穿电压和导通电阻等性能。

技术实现思路

[0004]本申请提供一种半导体器件及其制造方法，可以提高半导体器件的击穿电压。
[0005]第一方面，本申请提供一种半导体器件，包括：基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；栅极结构，所述栅极结构覆盖于部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构上；场板阵列，所述场板阵列设置于所述第一浅槽隔离结构上，所述场板阵列包括若干等间距分布的场板。
[0006]在本申请提供的半导体器件中，所述栅极结构包括栅介质层、栅极层和栅极侧墙，所述栅介质层位于所述基底和所述栅极层之间，所述侧墙位于所述栅极层的两侧。
[0007]在本申请提供的半导体器件中，所述栅极层的材质与所述场板的材质相同。
[0008]在本申请提供的半导体器件中，所述半导体器件还包括：介质层，所述介质层覆盖于所述栅极结构、所述场板阵列和所述基底上，所述介质层上具有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔分别暴露所述源极区、所述栅极结构和所述漏极区；
设置于所述介质层上的第一金属层、第二金属层和第三金属层，所述第一金属层通过所述第一接触孔与所述源极区连接，所述第二金属层通过所述第二接触孔与所述栅极结构连接，所述第三金属层通过所述第三接触孔与所述漏极区连接。
[0009]在本申请提供的半导体器件中，所述基底为半导体衬底，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述第一浅槽隔离结构和所述第二浅槽隔离结构设置于所述半导体衬底内。
[0010]在本申请提供的半导体器件中，所述基底包括由下至上依次层叠设置的半导体衬底、埋层和外延层，所述沟道区、所述源极区、所述漏极区、所述漂移区、所述第一浅槽隔离结构和所述第二浅槽隔离结构设置于所述外延层内。
[0011]在本申请提供的半导体器件中，所述埋层具有第一导电类型，所述外延层具有第二导电类型。
[0012]在本申请提供的半导体器件中，所述的第一导电类型为P型，所述第二导电类型为N型；或所述第一导电类型为N型，所述第二导电类型为P型。
[0013]在本申请提供的半导体器件中，所述半导体衬底为硅衬底。
[0014]第二方面，本申请提供了一种半导体器件的制造方法，上述半导体器件采用所述半导体器件制造方法制成，所述半导体器件的制造方法包括：提供一基底；在所述基底内形成沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；形成覆盖部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构的栅极结构；在所述第一浅槽隔离结构上形成场板阵列，所述场板阵列包括若干等间距分布的场板。
[0015]综上，本申请提供的半导体器件包括基底、栅极结构和场板阵列。其中，所述基底内设置有沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；所述栅极结构覆盖于部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构上；所述场板阵列设置于所述第一浅槽隔离结构上，所述场板阵列包括若干等间距分布的场板。本方案通过在第一浅槽隔离结构上设置的若干等间距分布的场板，从而使得半导体器件在工作时，在漂移区内形成多个电场峰值，进而降低漏极区的电场峰值，提高半导体器件的击穿电压。
附图说明
[0016]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附
图。
[0017]图1
‑
图3是本申请实施例提供的半导体器件的中间件结构示意图。
[0018]图4是本申请实施例提供的半导体器件的结构示意图。
[0019]图5是本申请实施例提供的半导体器件的制造方法的流程示意图。
具体实施方式
[0020]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
[0021]需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底，所述基底内设置有沟道区、源极区、漏极区、漂移区、第一浅槽隔离结构和第二浅槽隔离结构，所述源极区位于所述沟道区内，所述漏极区和所述第一浅槽隔离结构位于所述漂移区内，所述第一浅槽隔离结构位于所述漏极区和所述源极区之间，所述漂移区位于所述第二浅槽隔离结构和所述沟道区之间；栅极结构，所述栅极结构覆盖于部分所述源极区、部分所述沟道区、部分所述漂移区和部分所述第一浅槽隔离结构上；场板阵列，所述场板阵列设置于所述第一浅槽隔离结构上，所述场板阵列包括若干等间距分布的场板。2.如权利要求1所述的半导体器件，其特征在于，所述栅极结构包括栅介质层、栅极层和栅极侧墙，所述栅介质层位于所述基底和所述栅极层之间，所述侧墙位于所述栅极层的两侧。3.如权利要求2所述的半导体器件，其特征在于，所述栅极层的材质与所述场板的材质相同。4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：介质层，所述介质层覆盖于所述栅极结构、所述场板阵列和所述基底上，所述介质层上具有第一接触孔、第二接触孔和第三接触孔，所述第一接触孔、所述第二接触孔和所述第三接触孔分别暴露所述源极区、所述栅极结构和所述漏极区；设置于所述介质层上的第一金属层、第二金属层和第三金属层，所述第一金属层通过所述第一接触孔与所述源极区连接，所述第二金属层通过所述第二接触孔与所述栅极结构连接，所述第三金属层通过所述第三接触孔与所述漏极区连接。5.如权利要求1所述的半导体器件，其特征在于，所述基...

【专利技术属性】
技术研发人员：赵晓龙，于绍欣，李超成，姜钦，潘亚楼，
申请(专利权)人：广州粤芯半导体技术有限公司，
类型：发明
国别省市：