HBT器件和保护电路的集成结构及其制备方法技术

本发明专利技术提供了一种HBT器件和保护电路的集成结构及其制备方法。通过将保护电路和HBT器件上下堆叠设置在衬底上，使得保护电路可以设置在主器件区内，而不需要在主器件区之外再额外预留空间，有效缩减了HBT器件和保护电路的总面积，大量节省了芯片空间。大量节省了芯片空间。大量节省了芯片空间。

【技术实现步骤摘要】
HBT器件和保护电路的集成结构及其制备方法


[0001]本专利技术涉及集成电路
，特别涉及一种HBT器件和保护电路的集成结构及其制备方法。

技术介绍

[0002]传统的功率放大器（PA）集成电路一般包括有源器件、无源器件以及保护电路等，其中保护电路通常可用于实现静电保护，避免器件受到静电击穿。例如，在设置有异质结双极型晶体管（HBT器件）的集成电路中，在HBT器件的外侧区域会布置有静电保护电路，该静电保护电路需额外打线以和HBT器件相连，进而实现对HBT器件的静电保护。然而，设置在器件外侧的保护电路必然需要占用较大的面积，且额外设置的引线还容易产生寄生电感。

技术实现思路

[0003]本专利技术的目的在于提供一种HBT器件和保护电路的集成结构，以解决现有技术中所设置的保护电路需要占用较大面积的问题。
[0004]为解决上述技术问题，本专利技术提供一种器件加工方法HBT器件和保护电路的集成结构，所述保护电路设置在一衬底的第一表面上，所述HBT器件设置在所述保护电路的上方，并且所述保护电路和所述HBT器件之间还设置有隔离层。
[0005]可选的，所述保护电路包括至少一组PN结，所述PN结中的P型掺杂区和N型掺杂区并排排布在所述衬底上。
[0006]可选的，所述保护电路中具有多组PN结，多组PN结并排排布在所述衬底上且串联连接。
[0007]可选的，所述PN结中的P型掺杂区和N型掺杂区形成在同一III
‑
V族化合物层内，所述III
‑
V族化合物层中具有交替排布的P型掺杂区和N型掺杂区以构成至少一组PN结。
[0008]可选的，所述保护电路中，所述保护电路的两端分别连接所述HBT器件的基极和集电极。
[0009]可选的，所述集成结构还包括互连结构，所述互连结构包括导电插塞和至少两条互连线，所述导电插塞贯穿所述衬底，并使所述导电插塞的一端连接所述保护电路，所述互连线形成在所述衬底的第二表面上并连接所述导电插塞的另一端。
[0010]可选的，所述隔离层的材料包括III
‑
V族化合物。其中，所述隔离层例如可包括掺氧的III
‑
V族化合物层。
[0011]可选的，所述集成结构还包括缓冲层，所述缓冲层形成在所述隔离层和所述HBT器件之间。其中，所述缓冲层例如包括掺铝的III
‑
V族化合物层。
[0012]本专利技术还提供了一种HBT器件和保护电路的集成结构的制备方法，包括：在衬底的第一表面上形成保护电路；在所述保护电路上形成隔离层；以及，在所述隔离层上形成HBT器件。
[0013]可选的，所述保护电路的制备方法包括：在所述衬底上外延生长第一导电类型的
III
‑
V族化合物层；对所述III
‑
V族化合物层的部分执行离子注入以形成第二导电类型的掺杂区，所述III
‑
V族化合物层中未被注入的部分和所述第二导电类型的掺杂区构成保护电路中的PN结。
[0014]可选的，所述HBT器件和保护电路的集成结构的制备方法还包括形成互连结构，所述互连结构的形成方法包括：从所述衬底的第二表面刻蚀所述衬底以形成接触孔，至少部分接触孔暴露出所述保护电路；以及，淀积导电材料层，所述导电材料层填充所述接触孔以形成导电插塞，所述导电材料层还覆盖所述衬底的第二表面，以用于形成互连线。
[0015]在本专利技术提供的HBT器件和保护电路的集成结构中，将保护电路和HBT器件上下堆叠设置在衬底上，使得保护电路可以设置在主器件区内，而不需要在主器件区之外为保护电路额外预留空间，有效缩减了HBT器件和保护电路的总面积，大量节省了芯片空间。
[0016]进一步的，针对堆叠设置的HBT器件和保护电路而言，还可利用互连结构实现HBT器件和保护电路之间的电性连接。相比于利用引线这一外部连接方式，本专利技术可采用内部连接方式（即，互连结构），使得HBT器件和保护电路的总面积可以进一步缩减，并且还有利于降低例如传统工艺中因为设置有引线而产生的寄生电感。
附图说明
[0017]图1为本专利技术一实施例中的一种HBT器件和保护电路的集成结构的示意图。
[0018]图2为本专利技术一实施例中的另一种HBT器件和保护电路的集成结构的示意图。
[0019]图3为本专利技术一实施例中的HBT器件和保护电路的集成结构的制备流程图。
[0020]图4
‑
图8为本专利技术一实施例中的HBT器件和保护电路的集成结构在其制备过程中的结构示意图。
[0021]其中，附图标记如下：100
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衬底；100a
‑
第一表面；100b
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第二表面；200
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保护电路； 200P
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P型掺杂区；200N
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N型掺杂区；300
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隔离层；400
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HBT器件；410C
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集电极层；420C
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集电极金属；410B
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基极层；420B
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基极金属；410E
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发射极层；420E
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发射极金属；500
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互连结构；510
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互连线；520
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第一导电插塞；600
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阻挡层。
具体实施方式
[0022]以下结合附图和具体实施例对本专利技术提出的HBT器件和保护电路的集成结构及其制备方法作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。应当认识到，附图中所示的诸如“上方”，“下方”，“顶部”，“底部”，“上方”和“下方”之类的相对术语可用于描述彼此之间的各种元件的关系。这些相对术语旨在涵盖除附图中描绘的取向之外的元件的不同取向。例如，如果装置相对于附图中的视图是倒置的，则例如描述为在另一元件“上方”的元件现在将在该元件下方。
[0023]图1为本专利技术一实施例中的一种HBT器件和保护电路的集成结构的示意图，图2为本专利技术一实施例中的另一种HBT器件和保护电路的集成结构的示意图。如图1和图2所示，所述保护电路200设置在一衬底100的第一表面100a上，所述HBT器件400设置在所述保护电路200的上方。其中，所述保护电路200例如为静电保护电路（ESD电路），用于避免HBT器件400受到静电击穿。本实施例中，保护电路200和HBT器件400以上下堆叠的方式集成设置，使得
保护电路200相应的设置在主器件区内，而不需要在主器件区之外再额外占用面积，大大缩减了整个集成结构的尺寸。
[0024]进一步的，所述保护电路200和所述HBT器件400之间还设置有隔离层300，所述隔离层300可用于实现保护电路200和H本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种HBT器件和保护电路的集成结构，其特征在于，所述保护电路设置在一衬底的第一表面上，所述HBT器件设置在所述保护电路的上方，并且所述保护电路和所述HBT器件之间还设置有隔离层。2.如权利要求1所述的集成结构，其特征在于，所述保护电路包括至少一组PN结，所述PN结中的P型掺杂区和N型掺杂区并排排布在所述衬底上。3.如权利要求2所述的集成结构，其特征在于，所述保护电路中具有多组PN结，多组PN结并排排布在所述衬底上且串联连接。4.如权利要求2所述的集成结构，其特征在于，所述PN结中的P型掺杂区和N型掺杂区形成在同一III
‑
V族化合物层内，所述III
‑
V族化合物层中具有交替排布的P型掺杂区和N型掺杂区以构成至少一组PN结。5.如权利要求1所述的集成结构，其特征在于，所述保护电路中，所述保护电路的两端分别连接所述HBT器件的基极和集电极。6.如权利要求5所述的集成结构，其特征在于，所述集成结构还包括互连结构，所述互连结构包括导电插塞和至少两条互连线，所述导电插塞贯穿所述衬底，并使所述导电插塞的一端连接所述保护电路，所述互连线形成在所述衬底的第二表面上并连接所述导电插塞的另一端。7.如权利要求1所述的集成结构，其特征在于，所述隔离层的材料包括III
‑
V族化合物。8.如权利要求7所述的集成结构，其特征在于...

【专利技术属性】
技术研发人员：梁程程，刘国安，
申请(专利权)人：中芯越州集成电路制造绍兴有限公司，
类型：发明
国别省市：