一种半导体器件测试结构及其测试方法技术

本申请提供了一种半导体器件测试结构及其测试方法，该测试结构包括介质层及位于介质层中且间隔排布的多个金属层，金属层包括自下而上设置的第一金属层、第二金属层、第三金属层及第四金属层，并在不同金属层之间布设导线和开关，将不同区域的金属层之间相关联。通过在同一测试结构的不同位置施加测试电压，测试不同金属层之间的介质层电学性质，判断不同金属层之间的介质层是否存在漏电，进而判断出半导体器件结构中的介质层是否存在漏电，能够有效提高测试结构的灵活性和效率，同时降低芯片版图的占用面积。版图的占用面积。版图的占用面积。

【技术实现步骤摘要】
一种半导体器件测试结构及其测试方法


[0001]本申请涉及半导体相关
，尤其涉及一种半导体器件测试结构及其测试方法。

技术介绍

[0002]集成电路制造中，在BEOL(Back End Of Line，后段工艺)阶段通常会采用较低电容值的材料填充于金属层之间作为介质层，如互连线之间的介质层、互连线与通孔之间的介质层、通孔与通孔之间的介质层等，以降低击穿电压。通常选用二氧化硅作为介质层材料。
[0003]当前，针对IMD(Inter Metal Dielectric，金属层间介质层)性能的测试，主要在于金属线层对金属线层结构、通孔对通孔结构、以及上层金属线层对下层金属线层结构所对应的IMD性质进行测试。然而，IMD中可能存在的各种类型的缺陷，或者，受使用环境或使用时间造成的老化，都有可能使不同位置的IMD发生漏电失效的风险，而针对不同位置的IMD性质设计单独的测试结构，会大量占用芯片版图的面积，且测试存在测试灵活性差，测试效率低的问题。
[0004]因此，如何提供一种新的半导体器件测试结构及其测试方法，可以有效提高IMD性质测试的灵活性和效率，降低芯片版图的占用面积，成为本领域亟需解决的问题。

技术实现思路

[0005]本申请的目的是提供一种半导体器件测试结构及其测试方法，其能够有效提高IMD性质测试的灵活性和效率，降低芯片版图的占用面积。
[0006]第一方面，本申请实施例提供一种半导体器件测试结构，包括介质层及位于介质层中且间隔排布的多个金属层，多个所述金属层包括自下而上设置的第一金属层、第二金属层、第三金属层及第四金属层，所述介质层被所述金属层分隔为夹设在自下而上相邻金属层之间的第一介质层、第二介质层及第三介质层；
[0007]所述介质层包括沿横向排布的三个分区，包括第一分区、第二分区及第三分区，位于不同分区的同一所述金属层通过所述介质层相互隔离，所述第二分区的相邻金属层之间通过金属柱电连接，所述第一分区的第二金属层与第三金属层之间通过所述金属柱电连接，所述第三分区的第一金属层与第二金属层、第三金属层与第四金属层分别通过所述金属柱电连接，所述第三分区的第二金属层与第三金属层之间通过第一导线连接；所述第三分区的第四金属层与所述第一分区的第三金属层之间通过第二导线连接，所述第一导线和第二导线上分别设有开关。
[0008]在一种可能的实施方式中，所述第一导线上设有第一开关，所述第二导线上设有第二开关和第三开关，所述第一开关、第二开关和第三开关包括具有单向导电性的二极管。
[0009]在一种可能的实施方式中，所述第一开关的正极与所述第三分区的第二金属层连接，所述第二开关的正极与所述第三分区的第四金属层连接，所述第三开关的正极与所述
第一分区的第三金属层连接，所述第二开关的负极与所述第三开关的负极相连。
[0010]在一种可能的实施方式中，还包括第一测试端、第二测试端、第三测试端、第四测试端及第五测试端，所述第一测试端串联在所述第二开关与第三开关之间，分别与所述第二开关和第三开关的负极相连；所述第二测试端与所述第二分区的第四金属层相连；所述第三测试端串联在所述第二开关与所述第三分区的第四金属层之间；所述第四测试端与所述第三分区的第一金属层相连，所述第五测试端与所述第一分区的第三金属层相连。
[0011]在一种可能的实施方式中，所述第一测试端、第二测试端、第三测试端、第四测试端和第五测试端共同显露在所述介质层的表面。
[0012]在一种可能的实施方式中，所述金属层的材料包括铜或铝，所述第一介质层、第二介质层及第三介质层材料不尽相同，包括低K或超低K材料。
[0013]第二方面，本申请实施例还提供一种半导体器件测试结构的测试方法，包括上述半导体器件测试结构，以及确认所述第一介质层、第二介质层及第三介质层是否存在漏电的步骤，具体包括：
[0014]对所述第二测试端施加正电压，所述第一测试端施加负电压；
[0015]当所述第一测试端和第二测试端之间存在电流时，则所述第一介质层、第二介质层及第三介质层中的一个或多个存在漏电。
[0016]在一种可能的实施方式中，包括对所述第一介质层、第二介质层及第三介质层之间存在漏电的位置进行确认的步骤，具体包括；
[0017]对所述第四测试端施加正电压，所述第二测试端施加负电压；
[0018]当所述第四测试端和第二测试端之间无电流时，则所述第二介质层存在漏电，第一介质层和第三介质层正常；
[0019]当所述第四测试端和第二测试端之间存在第一电流值时，则所述第一介质层和/或第三介质层存在漏电。
[0020]在一种可能的实施方式中，所述第一介质层和/或第三介质层存在漏电时，还包括对所述第二介质层是否存在漏电进行确认的步骤，具体包括：
[0021]对第五测试端施加正电压，第二测试端施加负电压；
[0022]当第五测试端和第二测试端之间有电流时，则所述第二介质层存在漏电。
[0023]在一种可能的实施方式中，包括对所述第一介质层和/或第三介质层存在漏电的位置进行确认的步骤，具体包括：
[0024]对所述第三测试端施加正电压，所述第二测试端施加负电压；
[0025]当所述第三测试端和第二测试端之间无电流时，则所述第一介质层存在漏电，第三介质层正常；
[0026]当所述第三测试端和第二测试端之间存在第二电流值时，则当第一电流值＝第二电流值时，所述第三介质层存在漏电，第三介质层正常；第一电流值>第二电流值时，所述第一介质层和第三介质层同时存在漏电。
[0027]与现有技术相比，本申请的有益效果至少如下：
[0028]本申请提供了一种半导体器件测试结构及其测试方法，该测试结构包括介质层及位于介质层中且间隔排布的多个金属层，金属层包括自下而上设置的第一金属层、第二金属层、第三金属层及第四金属层，并在不同金属层之间布设导线和开关，将不同区域的金属
层之间相关联。通过在同一测试结构的不同位置施加测试电压，测试不同金属层之间的介质层电学性质，判断不同金属层之间的介质层是否存在漏电，进而判断出半导体器件结构中的介质层是否存在漏电，有效提高了测试结构的灵活性和效率，同时降低了芯片版图的占用面积。
附图说明
[0029]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0030]图1为根据现有技术示出的一种半导体器件测试结构示意图；
[0031]图2为根据本申请实施例示出的一种半导体器件测试结构示意图。
[0032]图示说明：
[0033]100金属层；101第一金属层；102第二金属层；103第三金属层；104第四金属层；200介质层；201第一介质层；2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件测试结构，其特征在于，包括介质层及位于介质层中且间隔排布的多个金属层，多个所述金属层包括自下而上设置的第一金属层、第二金属层、第三金属层及第四金属层，所述介质层被所述金属层分隔为夹设在自下而上相邻金属层之间的第一介质层、第二介质层及第三介质层；所述介质层包括沿横向排布的三个分区，包括第一分区、第二分区及第三分区，位于不同分区的同一所述金属层通过所述介质层相互隔离，所述第二分区的相邻金属层之间通过金属柱电连接，所述第一分区的第二金属层与第三金属层之间通过所述金属柱电连接，所述第三分区的第一金属层与第二金属层、第三金属层与第四金属层分别通过所述金属柱电连接，所述第三分区的第二金属层与第三金属层之间通过第一导线连接；所述第三分区的第四金属层与所述第一分区的第三金属层之间通过第二导线连接，所述第一导线和第二导线上分别设有开关。2.根据权利要求1所述的测试结构，其特征在于，所述第一导线上设有第一开关，所述第二导线上设有第二开关和第三开关，所述第一开关、第二开关和第三开关包括具有单向导电性的二极管。3.根据权利要求2所述的测试结构，其特征在于，所述第一开关的正极与所述第三分区的第二金属层连接，所述第二开关的正极与所述第三分区的第四金属层连接，所述第三开关的正极与所述第一分区的第三金属层连接，所述第二开关的负极与所述第三开关的负极相连。4.根据权利要求3所述的测试结构，其特征在于，还包括第一测试端、第二测试端、第三测试端、第四测试端及第五测试端，所述第一测试端串联在所述第二开关与第三开关之间，分别与所述第二开关和第三开关的负极相连；所述第二测试端与所述第二分区的第四金属层相连；所述第三测试端串联在所述第二开关与所述第三分区的第四金属层之间；所述第四测试端与所述第三分区的第一金属层相连，所述第五测试端与所述第一分区的第三金属层相连。5.根据权利要求4所述的测试结构，其特征在于，所述第一测试端、第二测试端、第三测试端、第四测试端和第五...

【专利技术属性】
技术研发人员：刘倩倩，宋永梁，焦岚清，
申请(专利权)人：上海积塔半导体有限公司，
类型：发明
国别省市：