芯片和采用该芯片的系统技术方案

在某些实施例中，接收机包括用以载送幅度编码的受控频率信号（ＣＦＳ）的第一导线以及用以载送互补的幅度编码的受控频率信号（ＣＣＦＳ）的第二导线。该接收机进一步包括用以从第一和第二导线接收ＣＦＳ和ＣＣＦＳ并对它们进行解码从而产生输出信号的电路。其它实施例被描述并且要求对其进行保护。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】用于受控频率信号的接收机相关申请本申请和标题为“受控频率信号”的申请no.＿/＿＿,＿(案号42P14339)同时提交，两个申请具有基本相同的说明书，并且要求保护相关的主题。专利技术的
本专利技术涉及提供和接收受控频率信号的发射机和接收机以及包括此类发射机和接收机的系统。
技术介绍
符号间干扰(ISI)通过叠加不同频率的脉冲来降低信号的完整性。具有高频脉冲的数据模式易受ISI影响。当与较低频率脉冲叠加时，相对于较低频率脉冲，较高频率脉冲会有更大相移并有更多衰减，从而导致较高频率脉冲的损失。ISI引起的数据模式失真可能会导致错误。能发送现有信令中的未补偿的随机数据模式的频率可能会被ISI限制。均衡化和奈奎斯特信令是已经提出的两种针对ISI的解决方案。均衡化是尝试在易受影响的数据模式中恢复较高频率脉冲的幅度的曲线拟合方案。它寻求预测丢失的数据，并通过在窄脉冲上对幅度进行预加强来恢复之。均衡化的缺点包括其最多是一个曲线拟合解决方案，该方案在数据的随机脉冲中调整较高频率脉冲的幅度以恢复任何所预测的幅度损失。所预测的损失是非常特定于系统和模式的，这样，对于所预测的数据模式及其所用于的每种定制系统都需要进行调谐。它易受未预测的数据模式和变化的系统传输函数的影响。这种解决方案的迭代性导致耗时的和特定于系统的实现方式，有可能永不收敛至最佳解决方案。奈奎斯特信令是针对ISI的另一现有技术解决方案，其在时域内使用升余弦或者Sinc函数脉冲以克服ISI。在实际中，实现这些函数的复杂度过高。在源同步信令中，从发射机将数据信号和一个或者多个相关时钟或者选通-->信号发送到接收机。接收电路使用所述时钟或者选通信号来确定对数据信号进行采样的时间。在某些信令技术中，定时信息可以被内嵌在所发送的数据信号中，并可以通过状态机恢复。插值器从例如锁相环或者延迟锁定环接收多个时钟或者选通信号。所恢复的定时用于在由插值器接收的时钟或者选通信号当中或者之间进行选择，并将所选择的时钟或者选通信号提供给接收机以控制对输入数据信号的采样。在某些实施方式中，在数据信号中提供训练信息以在实际数据被发送前得到合适的采样定时。可以不时地提供训练信息以保持采样定时。在其它实施方式中，不使用训练信息，采样定时从先前时间的数据信号产生。有多种技术用于嵌入定时信息。8B/10B技术是一种熟知的技术。信号的传输可以是多点式(一个发射机至多个接收机)或是点对点(一个发射机至一个接收机)的。所述传输可以是单向、顺序双向、或者同时双向的。导线上信号的噪声可能会导致信号受损。一种减小噪声影响的技术是在两条电线上发送数据，然后，通过观察两个接收信号之间的差异而不是绝对值来抑制噪声。典型地，一条导线载送的信号是另一条导线的反相。附图简述从下面给出的详细描述和本专利技术各实施例的附图可以更加完整地理解本专利技术，但是不应当将本专利技术限制在所述特定的实施例，其仅用于解释和理解。图1是依照本专利技术某些实施例的系统的框图表示。图2是依照本专利技术某些实施例的系统的框图表示。图3是依照本专利技术某些实施例的图1中的发射机的框图表示。图4是依照本专利技术某些实施例的图1中的发射机的框图表示。图5是依照本专利技术某些实施例的图1中的发射机的框图表示。图6是可以在本专利技术某些实施例中使用的Clk和Clk*信号及Vin和Vin*信号的图形表示。图7是可以通过依照本专利技术某些实施例的各种编码方案产生的幅度编码的受控频率信号(CFS)和互补的幅度编码的受控频率信号(CCFS)的图形表示。图8是依照本专利技术某些实施例的包括图1中的发射机、接收机、导线的系统的示意性框图表示。-->图9是依照本专利技术某些实施例的图3和8中的编码受控频率输出电路的示意性框图表示。图10是依照本专利技术某些实施例的图5中的编码受控频率输出电路的示意性框图表示。图11是依照本专利技术某些实施例的图1中的接收机的示意性框图表示。图12是依照本专利技术某些实施例的图1中的接收机的示意性框图表示。图13是依照本专利技术某些实施例的可以用在图11和12的接收机中的电路的示意性框图表示。图14是依照本专利技术某些实施例的可以用在图11和12的接收机中的电路的示意性框图表示。图15是依照本专利技术某些实施例的图1中的接收机的示意性框图表示。图16是依照本专利技术某些实施例的系统的示意性框图表示。图17是依照本专利技术某些实施例的系统的示意性框图表示。图18是依照本专利技术某些实施例的系统的示意性框图表示。图19是依照本专利技术某些实施例的编码受控频率输出电路的示意性框图表示。图20是用在本专利技术某些实施例中的用于产生Clk和Clk*信号的电路及用于产生Vin和Vin*信号的电路的示意性框图表示。详细说明在某些实施例中，此处描述的本专利技术包括一个系统，该系统具有将数据信号编码为幅度编码的受控频率信号(CFS)的发射机。在某些实施例中，还产生互补的幅度编码的受控频率信号(CCFS)。CFS的电压是VCFS，CCFS的电压是VCCFS。参照图1，系统10包括芯片或者部分芯片14，以及芯片或者部分芯片16。在14和16表示部分芯片的情况下，它们可以在同一个芯片中。发射机20...22表示N个发射机，导线24A、24B...26A、26B表示N套双导线，接收机28...30表示N个接收机。发射机20...22在导线24A、24B...26A、26B上向接收机28...30提供CFS和CCFS。发射机40...42表示M个发射机，导线44A、44B...46A、46B表示M套双导线，接收机48...50表示M个接收机。M可以是与N相同-->的数字或者不同的数字。发射机40...42在导线44A、44B...46A、46B上向接收机48...50提供CFS和CCFS。发射机和接收机能以各组发射机和接收机对来处理。在图1中，导线24A、24B...26A、26B和44A、44B...46A、46B被表示为单向发送信号。作为选择，也可使用双向导线。例如，在图2中，系统60包括芯片或者部分芯片64，以及芯片或者部分芯片66，其中发射机/接收机70...72通过双向导线74A、74B...76A、76B与发射机/接收机78...80相耦合。传输可能是顺序双向或者同时双向的。1.发射机有多种方法可以构造图1和2中的发射机。例如，图3-5例示了发射机20(同样在图1中示出)的不同实施例。在图3-5中，发射机20包括用于在导线24A上产生CFS的第一编码受控频率输出电路90和用于在导线24B上产生CCFS的第二编码受控频率输出电路94。编码受控频率输出电路90和94各接收至少一个时钟信号和至少一个输入信号。哪个信号被称为CFS和哪个信号被称为CCFS在某种程度上是任意的。但是，接收机应该适当地为CFS和CCFS定路线(route)以得到所希望的极性。导线102载送时钟信号(Clk)，导线104载送Clk的反相(Clk*)，导线106载送输入信号(Vin)，导线108载送反相输入信号(Vin*)。可以看到，在图3中，编码受控频率输出电路90接收Clk和Vin*信号，而编码受控频率输出电路94接收Clk和Vin信号。在图4中，编码受控频率输出电路90接收Clk和Vin*信号，而编码受控频率输出电路94接收Clk*和Vin*信号。在图本文档来自技高网...

【技术保护点】
一种芯片，包括：一个接收机，包括：用于载送幅度编码的受控频率信号（ＣＦＳ）的第一导线和用于载送互补的幅度编码的受控频率信号（ＣＣＦＳ）的第二导线；以及用于从第一和第二导线接收ＣＦＳ和ＣＣＦＳ并且将它们解码以产生输出信 号的电路。

【技术特征摘要】
【国外来华专利技术】US 2002-8-21 10/225,6911、一种芯片，包括：一个接收机，包括：用于载送幅度编码的受控频率信号(CFS)的第一导线和用于载送互补的幅度编码的受控频率信号(CCFS)的第二导线；以及用于从第一和第二导线接收CFS和CCFS并且将它们解码以产生输出信号的电路。2、根据权利要求1所述的芯片，其中输出信号为用于产生CFS和CCFS的输入信号的时延版本。3、根据权利要求1所述的芯片，其中输出信号为用于产生CFS和CCFS的输入信号的时延版本的反相。4、一种芯片，包括：一个接收机，包括：用于载送幅度编码的受控频率信号(CFS)的第一导线和用于载送互补的幅度编码的受控频率信号(CCFS)的第二导线；耦合到第一和第二导线的幅度编码受控频率(MECF)解码器电路，用于接收CFS和CCFS并且作为响应而提供一个异步解码输出信号；耦合到第一和第二导线的时钟导出电路，用于接收CFS和CCFS并且作为响应而提供一个导出时钟信号；以及同步电路，用于接收所述异步解码输出信号、系统时钟以及所述导出时钟信号，并且作为响应而提供一个经同步的解码输出信号。5、根据权利要求4所述的芯片，其中时钟导出电路包括比较器，用以比较CFS和CCFS并且作为响应而提供所述导出时钟信号。6、根据权利要求5所述的芯片，其中时钟导出电路包括附加的比较器，用以比较CFS和CCFS并且作为响应而提供所述导出时钟信号的反相，并且其中同步电路使用所述导出时钟信号的反相和所述导出时钟信号来提供所述经同步的解码输出信号。7、根据权利要求4所述的芯片，其中时钟导出电路包括：平均电路，用于提供CFS和CCFS的经平均的信号；参考反相电路，用于提供该平均信号相对于一个参考电压的参考反相；以及一个比较器，用于比较所述经平均的信号和所述参考反相以便产生所述导出时钟信号。8、根据权利要求7所述的芯片，其中时钟导出电路进一步包括附加的比较器，用以比较所述经平均的信号和所述参考反相以便产生所述导出时钟信号的反相。9、根据权利要求7所述的芯片，其中参考反相器电路在反相器以及电源和接地信号之间包括使能晶体管。10、根据权利要求9所述的芯片，其中所述使能晶体管中的每一个都具有低于反相器的晶体管的共发射极电路电流放大系数β。11、根据权利要求4所述的芯片，其中MECF解码器包括比较器，用以比较CFS和CCFS并且提供所述异步解码输出信号。12、根据权利要求4所述的芯片，其中MECF解码器包括附加的比较器，用以比较CFS和CCFS并且提供所述异步解码输出信号的反相。13、根据权利要求4所述的芯片，其中所述异步解码输出信号为用于产生CFS和CCFS的输入信号的时延版本。14、根据权利要求4所述的芯片，其中所述异步解码输出信号为用于产生CFS和CCFS的输入信号的时延版本的逻辑反相。15、根据权利要求4所述的芯片，其中MECF解码器包括：平均电路，用于提供CFS和CCFS的经平均的信号；参考反相电路，用于提供该平均信号相对于一个参考电压的参考反相；以及一个比较器，用于比较所述经平均的信号和所述参考反相，以便产生所述异步解码输出信号。16、根据权利要求15所述的芯片，其中MECF解码器进一步包括附加的比较器，用以比较所述经平均的信号和所述参考反相以便产生所述异步解码输出信号的反相。17、根据权利要求15所述的芯片，其中参考反相器电路在反相器以及电源和接地信号之间包括使能晶体管。18、根据权利要求15所述的芯片，其中所述使能晶体管中的每一个都具有低于反相器的晶体管的共发射极电路电流放大系数β。19、根据权利要求4所述的芯片，其中MECF解码器包括：第一传递电路，用于选择性地传递CFS或CCFS；第二传递电路，用于选择性地传递CFS或CCFS；第一比较器，用于将从第一传递电路传递的CFS或CCFS与一个高阈值电压相比较，并且作为响应而提供一个输出；...

【专利技术属性】
技术研发人员：J格里芬，J耶克斯，B普赖恩斯，K塞尔夫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]