本发明专利技术涉及一种基于AlPN成核层的低射频损耗硅基GaN薄膜及制备方法，硅基GaN薄膜包括：Si衬底、预铺铝、至少两层AlPN成核层和GaN外延层，其中，所述Si衬底、所述预铺铝层、所述至少两层AlPN成核层和所述GaN外延层依次层叠。本发明专利技术实施例在Si衬底上生长至少两层AlPN成核层，与Si衬底接触的AlPN成核层可以实现Si衬底与成核层之间的晶格完全匹配，而最上面一层的AlPN成核层可以实现成核层与GaN层之间的晶格匹配，降低了Si基GaN外延层由于晶格失配带来的位错，提高了Si基GaN的晶体质量；同时，AlPN成核层生长过程中P源的引入可进入衬底形成N型掺杂，进而降低Si基GaN由于P型掺杂带来的寄生沟道的浓度，进而降低射频损耗。进而降低射频损耗。进而降低射频损耗。
【技术实现步骤摘要】
一种基于AlPN成核层的低射频损耗硅基GaN薄膜及制备方法
[0001]本专利技术属于半导体材料
，具体涉及一种基于AlPN成核层的低射频损耗硅基GaN薄膜及制备方法。
技术介绍
[0002]近几年来GaN的异质外延得到了广泛的关注，而Si作为半导体的基石，在Si上进行GaN的外延生长得到了持续研究。GaN在Si上的异质外延虽然具有成本低、可以与传统的Si工艺相兼容等优点，但由于Si衬底与GaN之间较大的晶格失配以及热失配的存在，Si基GaN上也存在很多的挑战，如很高的位错密度、大的晶圆的翘曲以及晶圆上热梯度的存在等等。此外，由于在Si上进行GaN的生长时，Al原子会进入衬底形成P型寄生沟道，会在射频应用中带来明显的射频损耗。
[0003]为了解决上面的这些挑战，研究人员提出了很多缓冲层的结构来解决晶格失配的问题，比如低温AlN成核层、高温AlN成核层、渐变的AlGaN层、阶变的AlGaN层等等，这些缓冲层结构通过在GaN中引入压缩应力使得GaN的质量得到了很大的提高。通过采用SiC作为阻挡层、通过衬底预注入N型杂质等方法，研究人员成功降低了硅基GaN的射频损耗。
[0004]但是硅衬底上生长得到的GaN位错密度和射频损耗相比于其他衬底来说仍旧较高，这一问题需要得到进一步解决。
技术实现思路
[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于AlPN成核层的低射频损耗硅基GaN薄膜及制备方法。本专利技术要解决的技术问题通过以下技术方案实现：
[0006]本专利技术实施例提供了一种基于AlPN成核层的低射频损耗硅基GaN薄膜，包括：Si衬底、预铺铝、至少两层AlPN成核层和GaN外延层，其中，
[0007]所述Si衬底、所述预铺铝层、所述至少两层AlPN成核层和所述GaN外延层依次层叠。
[0008]在本专利技术的一个实施例中，所述预铺铝层的厚度小于10nm。
[0009]在本专利技术的一个实施例中，所述至少两层AlPN成核层中P组分的质量分数随着层数的增加而增加。
[0010]在本专利技术的一个实施例中，所述至少两层AlPN成核层包括第一AlPN成核层和第二AlPN成核层，其中，
[0011]所述第二AlPN成核层位于所述第一AlPN成核层上，且所述第二AlPN成核层中P组分的质量分数大于所述第一AlPN成核层中P组分的质量分数。
[0012]在本专利技术的一个实施例中，所述第一AlPN成核层的厚度为30
‑
70nm，P组分的质量分数为5
‑
10％。
[0013]在本专利技术的一个实施例中，所述第二AlPN成核层的厚度为130
‑
170nm，P组分的质量分数为10
‑
20％。
[0014]本专利技术的另一个实施例提供了一种基于AlPN成核层的低射频损耗硅基GaN薄膜的制备方法，包括步骤：
[0015]在Si衬底上制备预铺铝层；
[0016]在所述预铺铝层上制备至少两层AlPN成核层；
[0017]在所述至少两层AlPN成核层上制备GaN外延层。
[0018]在本专利技术的一个实施例中，在所述预铺铝层上制备至少两层AlPN成核层，包括步骤：
[0019]在所述预铺铝层上制备第一AlPN成核层；
[0020]在所述第一AlPN成核层上制备第二AlPN成核层。
[0021]在本专利技术的一个实施例中，在所述预铺铝层上制备第一AlPN成核层，包括：
[0022]在温度为1090
‑
1110℃，TMAl流量为60
‑
80sccm，tBP流量为50
‑
70sccm，NH3流量为1500
‑
2500sccm的条件下，在所述预铺铝层上生长AlPN，生长时间为7
‑
13min，得到30
‑
70nm厚的所述第一AlPN成核层。
[0023]在本专利技术的一个实施例中，在所述第一AlPN成核层上制备第二AlPN成核层，包括：
[0024]在温度为1090
‑
1110℃，TMAl流量为60
‑
80sccm，tBP流量为80
‑
120sccm，NH3流量为1500
‑
2500sccm的条件下，在所述第一AlPN成核层上生长AlPN，生长时间为20
‑
30min，得到130
‑
170nm厚的所述第二AlPN成核层。
[0025]与现有技术相比，本专利技术的有益效果：
[0026]本专利技术在Si衬底上生长至少两层AlPN成核层，与Si衬底接触的AlPN成核层可以实现Si衬底与成核层之间的晶格完全匹配，而最上面一层的AlPN成核层可以实现成核层与GaN层之间的晶格匹配，降低了Si基GaN外延层由于晶格失配带来的位错，提高了Si基GaN的晶体质量；同时，AlPN成核层生长过程中P源的引入可进入衬底形成N型掺杂，进而降低Si基GaN由于P型掺杂带来的寄生沟道的浓度，进而降低射频损耗。
附图说明
[0027]图1为本专利技术实施例提供的一种基于AlPN成核层的低射频损耗硅基GaN薄膜的结构示意图；
[0028]图2a
‑
图2e为本专利技术实施例提供的一种基于AlPN成核层的低射频损耗硅基GaN薄膜的制备方法的过程示意图。
具体实施方式
[0029]下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。
[0030]实施例一
[0031]请参见图1，图1为本专利技术实施例提供的一种基于AlPN成核层的低射频损耗硅基GaN薄膜的结构示意图。该基于AlPN成核层的低射频损耗硅基GaN薄膜包括Si衬底1、预铺铝2、至少两层AlPN成核层3和GaN层4，其中，Si衬底1、预铺铝层2、至少两层AlPN成核层3和GaN层4依次层叠。
[0032]在一个具体实施例中，Si衬底1的材料包括P型Si111，厚度为500
‑
900μm，尺寸为2
‑
6寸，电阻大于6000Ω
·
cm。优选的，Si衬底1选用厚度为525μm、尺寸为4寸且电阻大于6000Ω
·
cm的大电阻P型Si片。
[0033]在一个具体实施例中，预铺铝层2的厚度小于10nm，生长温度为1080
‑
1090℃。优选的，预铺铝层2的厚度为5nm，生长温度1085℃。
[0034]本实施例在Si衬底1和AlPN成核层之间设置预铺铝层，可以生长得到质量较好的AlPN成核层。
[0035]在一个具体实施例中，至少两层AlPN成核层3中P组分的质量分数随着层数的增加而增加。
[0036]具体的，AlPN成核层3的层数大于等于2层，例如，其层数可以为2层，也可以为3层，也可以为4层，本实施例不做进一步本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于AlPN成核层的低射频损耗硅基GaN薄膜，其特征在于，包括：Si衬底(1)、预铺铝(2)、至少两层AlPN成核层(3)和GaN外延层(4)，其中，所述Si衬底(1)、所述预铺铝层(2)、所述至少两层AlPN成核层(3)和所述GaN外延层(4)依次层叠。2.根据权利要求1所述的基于AlPN成核层的低射频损耗硅基GaN薄膜，其特征在于，所述预铺铝层(2)的厚度小于10nm。3.根据权利要求1所述的基于AlPN成核层的低射频损耗硅基GaN薄膜，其特征在于，所述至少两层AlPN成核层(3)中P组分的质量分数随着层数的增加而增加。4.根据权利要求1所述的基于AlPN成核层的低射频损耗硅基GaN薄膜，其特征在于，所述至少两层AlPN成核层(3)包括第一AlPN成核层(31)和第二AlPN成核层(32)，其中，所述第二AlPN成核层(32)位于所述第一AlPN成核层(31)上，且所述第二AlPN成核层(32)中P组分的质量分数大于所述第一AlPN成核层(31)中P组分的质量分数。5.根据权利要求4所述的基于AlPN成核层的低射频损耗硅基GaN薄膜，其特征在于，所述第一AlPN成核层(31)的厚度为30
‑
70nm，P组分的质量分数为5
‑
10％。6.根据权利要求4所述的基于AlPN成核层的低射频损耗硅基GaN薄膜，其特征在于，所述第二AlPN成核层(32)的厚度为130
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170nm，P组分的质量分数为10
‑
20％。7.一种基于AlPN成核层的低射频损耗硅基GaN薄膜的制备方法，其特征在于，包括步骤：在Si衬底(1)上制备预铺铝层(2)；在所述预铺铝层(2)上制备至少两层AlPN成核层(3)；在所述至少两...
【专利技术属性】
技术研发人员：马金榜，张雅超，姚一昕，张进成，马佩军，马晓华，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
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