半导体封装制造技术

一种半导体封装，包括：中间层基板；上半导体芯片，在所述中间层基板的顶表面上，以使所述上半导体芯片的底表面面对所述中间层基板的顶表面；芯片堆叠，在所述中间层基板的底表面上并且包括多个堆叠的下半导体芯片，其中，每个下半导体芯片包括在其中多个贯通孔，其中，所述芯片堆叠的顶表面面对所述中间层基板的底表面；模塑层；模塑层，覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁；以及多个连接端子，设置在所述芯片堆叠的与所述芯片堆叠的顶表面相对的底表面下方，并且被耦接到贯通孔。所述上半导体芯片通过所述中间层基板电连接到所述贯通孔。通过所述中间层基板电连接到所述贯通孔。通过所述中间层基板电连接到所述贯通孔。

【技术实现步骤摘要】
半导体封装
[0001]相关申请的交叉引用
[0002]本申请要求于2021年5月3日在韩国知识产权局递交的韩国专利申请No.10
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2021
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0057486的优先权，其公开内容由此通过引用全部并入。


[0003]本专利技术构思涉及半导体封装，更具体地，涉及包括堆叠半导体芯片的半导体封装。

技术介绍

[0004]提供半导体封装以实现用以有资格用于电子产品中的集成电路芯片。通常，半导体封装被配置为使得半导体芯片安装在印刷电路板(PCB)上，并且接合布线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，已经进行了各种研究以改善半导体封装的可靠性和耐用性。

技术实现思路

[0005]本专利技术构思的一些实施例提供了电学特性得以改善的半导体封装。
[0006]本专利技术构思的一些实施例提供了一种尺寸紧凑的半导体封装。
[0007]根据本专利技术构思的一些实施例，一种半导体封装可以包括：中间层基板；上半导体芯片，在所述中间层基板的顶表面上，使得所述上半导体芯片的底表面面对所述中间层基板的顶表面；芯片堆叠，在所述中间层基板的底表面上，所述芯片堆叠包括多个堆叠的下半导体芯片，每个下半导体芯片包括多个贯通孔，其中，所述芯片堆叠的顶表面面对所述中间层基板的底表面；模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁；以及多个连接端子，设置在所述芯片堆叠的与所述芯片堆叠的顶表面相对的底表面下方，并且被耦接到贯通孔。所述上半导体芯片可以通过所述中间层基板电连接到所述贯通孔。
[0008]根据本专利技术构思的一些实施例，一种半导体封装可以包括：中间层基板；上半导体芯片，在所述中间层基板的顶表面上；多个芯片堆叠，在所述中间层基板的底表面上并且彼此横向间隔开；以及模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁。所述模塑层可以在芯片堆叠之间。每个芯片堆叠可以包括多个堆叠的下半导体芯片。
[0009]根据本专利技术构思的一些实施例，一种半导体封装可以包括：中间层基板，具有顶表面和与该顶表面相对的底表面；逻辑芯片，设置在所述中间层基板的顶表面上并且被耦接到所述中间层基板；多个芯片堆叠，设置在所述中间层基板的底表面上并且彼此横向间隔开；多个焊接端子，在所述芯片堆叠的底表面下方；以及模塑层，覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述逻辑芯片的侧壁。所述模塑层可以显露所述逻辑芯片的顶表面。每个芯片堆叠可以包括多个堆叠的存储芯片。每个存储芯片可以在其中包括多个贯通孔。所述焊接端子可以通过所述贯通孔电连接到所述中间层基板。
附图说明
[0010]图1A示出了示出根据一些实施例的半导体封装的平面图。
[0011]图1B示出了沿着图1A的线I
‑
I
′
截取的截面图。
[0012]图1C示出了示出根据一些实施例的中间层基板的截面图。
[0013]图1D示出了示出根据一些实施例的中间层基板的截面图。
[0014]图1E示出了示出根据一些实施例的中间层基板的截面图。
[0015]图1F示出了示出根据一些实施例的中间层基板的截面图。
[0016]图2示出了示出根据一些实施例的半导体封装的截面图。
[0017]图3A示出了示出根据一些实施例的半导体封装的截面图。
[0018]图3B示出了示出图3A的部分B的放大图。
[0019]图4示出了示出根据一些实施例的半导体封装的截面图。
[0020]图5A示出了示出根据一些实施例的半导体封装的平面图。
[0021]图5B示出了沿着图5A的线I
‑
I
′
截取的截面图。
[0022]图6示出了示出根据一些实施例的半导体封装的截面图。
[0023]图7A示出了示出根据一些实施例的半导体封装的截面图。
[0024]图7B示出了示出根据一些实施例的上半导体芯片与中间层基板之间的接合的截面图。
[0025]图8A示出了示出根据一些实施例的半导体封装的截面图。
[0026]图8B示出了示出根据一些实施例的第三下半导体芯片与中间层基板之间的接合的截面图。
[0027]图9示出了示出根据一些实施例的半导体封装的截面图。
[0028]图10A示出了示出根据一些实施例的半导体封装的芯片堆叠、虚设结构和模塑层的平面图。
[0029]图10B示出了示出根据一些实施例的半导体封装的沿着图10A的线II
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II
’
截取的截面图。
[0030]图10C示出了示出根据一些实施例的半导体封装的截面图。
[0031]图10D示出了示出根据一些实施例的半导体封装的截面图。
[0032]图11A示出了示出根据一些实施例的半导体封装的芯片堆叠、上半导体芯片和模塑层的平面图。
[0033]图11B示出了示出根据一些实施例的半导体封装的沿着图11A的线III
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III
’
截取的截面图。
[0034]图12A示出了示出根据一些实施例的半导体封装的芯片堆叠、虚设结构和模塑层的平面图。
[0035]图12B示出了示出根据一些实施例的半导体封装的沿着图12A的线II
‑
II
’
截取的截面图。
[0036]图12C示出了示出根据一些实施例的半导体封装的截面图。
[0037]图13示出了示出根据一些实施例的堆叠半导体封装的截面图。
具体实施方式
[0038]在本说明书中，相同的附图标记可以表示相同的组件。以下将描述根据本专利技术构思的半导体封装。
[0039]图1A示出了示出根据一些实施例的半导体封装的平面图。图1B示出了沿着图1A的线I
‑
I
′
截取的截面图。
[0040]参考图1A和图1B，半导体封装可以包括基板、焊接端子600、芯片堆叠200、上半导体芯片100、重分布基板500和模塑层400。所述半导体封装可以包括中间层基板300。
[0041]中间层基板300可以包括彼此相对的顶表面和底表面。例如，诸如“在
…
之下”、“在
…
下方”、“下”、“在
…
上方”、“上”、“顶”、“底”等的空间相对术语可以在本文用于简化描述以描述诸如附图所示的位置关系。将理解，除了附图中所示的取向之外，空间相对术语涵盖装置的不同取向。中间层基板300可以包括上焊盘310、下焊盘320和布线线路。上焊盘310和下焊盘320可以分别设置在中间层基板300的顶表面和底表面上。布线可以设置在中间层基板300中，并且可以耦接到上焊盘310和下焊盘320。布线可以包括将在图1C和图1D中讨论的布线结构315或将在图1E和图1F中讨论的第二重分布图案35本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，包括：中间层基板；上半导体芯片，在所述中间层基板的顶表面上，使得所述上半导体芯片的底表面面对所述中间层基板的顶表面；芯片堆叠，在所述中间层基板的底表面上，所述芯片堆叠包括多个堆叠的下半导体芯片，每个下半导体芯片在其中包括多个贯通孔，其中，所述芯片堆叠的顶表面面对所述中间层基板的底表面；模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁；以及多个连接端子，被设置在所述芯片堆叠的与所述芯片堆叠的顶表面相对的底表面下方，并且被耦接到所述贯通孔，其中，所述上半导体芯片通过所述中间层基板电连接到所述贯通孔。2.根据权利要求1所述的半导体封装，其中：所述芯片堆叠是第一芯片堆叠，所述第一芯片堆叠作为彼此横向间隔开的多个芯片堆叠的一部分，并且所述模塑层在所述芯片堆叠之间。3.根据权利要求1所述的半导体封装，还包括：重分布基板，在所述芯片堆叠的底表面和所述模塑层的底表面上，其中，所述连接端子在所述重分布基板的底表面上。4.根据权利要求3所述的半导体封装，其中，所述连接端子中的至少一个连接端子与所述模塑层的底表面竖直交叠。5.根据权利要求3所述的半导体封装，还包括：虚设结构，从所述重分布基板延伸到所述中间层基板，其中，所述虚设结构与所述芯片堆叠横向间隔开。6.根据权利要求5所述的半导体封装，其中，所述虚设结构具有比所述模塑层的热膨胀系数小的热膨胀系数。7.根据权利要求1所述的半导体封装，还包括：多个凸块，在所述中间层基板与所述上半导体芯片之间，其中，所述凸块的间距小于所述连接端子的间距。8.根据权利要求1所述的半导体封装，还包括：多个凸块，在所述中间层基板与所述芯片堆叠之间，其中，所述凸块的间距小于所述连接端子的间距。9.根据权利要求1所述的半导体封装，其中，所述上半导体芯片是多个上半导体芯片的一部分，并且包括：第一上半导体芯片；以及第二上半导体芯片，与所述第一上半导体芯片横向间隔开，其中，所述第二上半导体芯片包括与所述第一上半导体芯片不同类型的逻辑芯片。10.一种半导体封装，包括：中间层基板；
上半导体芯片，在所述中间层基板的顶表面上；多个芯片堆叠，在所述中间层基板的底表面上并且彼此横向间隔开；以及模塑层，所述模塑层覆盖所述芯片堆叠的侧壁、所述中间层基板的侧壁和所述上半导体芯片的侧壁，所述模塑层在所述芯片堆叠之间，其中，每个芯片堆叠包括多个堆叠的下半导体芯片。11.根据权利要求10所述的半导体封装，还包括：多个焊接端子，在所述芯片堆叠的底表面上，其中，每个下半导体芯片在其中包括多个贯通孔，其中，所述贯通孔被耦接到所述焊接端子。12....

【专利技术属性】
技术研发人员：崔东朱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：