本发明专利技术公开了一种用于保护半导体表面处的高电压区免受所述半导体表面处的低电压区影响的结构和方法。所述结构包括在所述高电压区和所述低电压区之间的至少两个沟槽以将所述高电压区与所述低电压区隔离。所述沟槽隔开以便在其间限定子区。为了防止跨所述沟槽的击穿，中间电压，即具有介于所述高低电压区和所述低电压区的电压之间的值，被施加到所述子区以便减小跨所述沟槽的电压降。优选地，这是通过提供集成分压器电路来实现，所述集成分压器电路连接在所述高低电压区和所述低电压区之间并具有连接到所述子区的输出，通过所述输出，所述中间电压被施加到所述子区。所述中间电压被施加到所述子区。所述中间电压被施加到所述子区。
【技术实现步骤摘要】
【国外来华专利技术】用于保护低电压表面区免受高电压表面区影响的半导体结构和方法
[0001]本专利技术涉及一种半导体装置，其包括保护结构，用于保护半导体表面处的高电压区免受半导体表面处的低电压区影响；
技术介绍
[0002]图1示出了提供包含竖直双极晶体管装置的集成电路的现有技术半导体层结构。
[0003]晶体管装置形成于由p型半导体100构成的芯片上，其中通过掺杂而形成n型区101以提供晶体管的基极区。p型区102形成于n型区中以提供晶体管的集电极。集电极端子设置于芯片的基部上。
[0004]芯片边缘处的变形促使集电极端子处的电压沿芯片的侧边向上行进。在发射极和集电极之间的电压较大的情况下，例如为600V，可跨表面S发生击穿。
[0005]为了防止此情况，常见的是实施保护环结构，保护环结构由n型区101和芯片边缘之间的N型区的嵌入环104构成。对环104之间的间隔进行选择以提供必要大小耗尽区以防止跨形成于n型环104和p型区102之间的二极管结的击穿。
[0006]图2示出了用于形成竖直双极结晶体管和低电压集成电路IC的现有技术半导体结构。通过利用外延将第一类型的半导体层201沉积于第二类型的衬底200(在此实例中为p型层)的顶部上而在n型晶片上形成层结构。
[0007]p型层201的第一部分提供竖直双极结晶体管的基极区。p型层201的另一部分提供其中形成有集成电路IC的电子部件的衬底。
[0008]使用外延在两个半导体层200、201之间提供界限分明的结，且与通过掺杂衬底来形成p型层201相比是形成结构的快得多的方法。
[0009]类似于图1的结构，有可能使芯片底部处施加的高电压向上行进到芯片表面S。
[0010]因此，有必要将集电极的高电压与发射极和IC两者隔离。
[0011]图1的保护环结构与图2的结构不兼容，这是因为电流将穿过环下方的p型层201泄漏。
[0012]替代性隔离方式是穿过p型外延层201形成环形沟槽，沟槽从晶片的表面延伸直到n型晶片200。此方法在高电压区和低电压区之间存在大电压差的情况下并不有效，这是因为可发生跨沟槽的击穿。
技术实现思路
[0013]本专利技术被设计成提供将包含图2的双层结构的半导体芯片的表面上的高电压区域与低电压区域隔离的更有效方式。
[0014]根据本专利技术的第一方面，提供一种半导体装置，其包括保护结构，保护结构用于保护半导体表面处的高电压区免受半导体表面处的低电压区影响；保护结构包括：第一类型的半导体的第一层，其与第二类型的半导体的第二层接触；第二层提供半导体表面；第一沟
槽和第二沟槽，其位于高电压区和低电压区之间以将高电压区与低电压区隔离；第一沟槽和第二沟槽中的每一者从半导体表面延伸穿过第二层(并任选地延伸到第一层中)以在其间限定在高电压区和低电压区之间的第二层的与高电压区和低电压区隔离的子区；并且半导体装置包括用于将中间电压施加到第二层的子区的构件；中间电压具有介于相应的高电压区和低电压区的电压之间的值。
[0015]根据本专利技术的第二方面，提供一种用于保护半导体表面处的高电压区免受半导体表面处的低电压区影响的方法；所述方法包括：提供保护结构，保护结构包括：第一类型的半导体的第一层，其与第二类型的半导体的第二层接触；第二层提供半导体表面；第一沟槽和第二沟槽，其位于高电压区和低电压区之间以将高电压区与低电压区隔离；第一沟槽和第二沟槽中的每一者从半导体表面延伸穿过第二层以在其间限定在高电压区和低电压区之间的第二层的与高电压区和低电压区隔离的子区；以及将中间电压施加到第二层的子区；中间电压具有介于相应的高电压区和低电压区的电压之间的值。
[0016]以下内容适用于本专利技术的任一方面。
[0017]通过在子区处提供中间电压，高电压区和低电压区之间的电压降跨两个沟槽而分裂，即使得跨每一沟槽的电压降较小并且因此可避免跨任一沟槽的击穿。
[0018]与此对比，如关于图2所描述的在不施加中间电压的情况下使用多个沟槽对预防大电压是无效的，这是因为子区采用浮动状态，并且因此在子区和其下方的第一层之间形成的二极管结周围不存在耗尽区。因而，在子区的表面处经历高电压，并且因此跨子区和低电压区之间的沟槽发生击穿。
[0019]构想本专利技术用于其中高电压区和低电压区之间的差处于数百伏的装置中。然而，本专利技术可用于预防任何电压降。尽管如此，预期到包含本专利技术的保护结构的额外复杂性意味着其主要在高区和低区之间的电压大于单个沟槽可预防的电压的情况下是有益的。取决于沟槽的宽度，这可为例如约30V和更大。
[0020]为了确保第一沟槽和第二沟槽完全延伸穿过第二层，第一沟槽和第二沟槽可延伸到第一层中。
[0021]存在可施加中间电压的许多方式。举例来说，装置可包括连接到子区的外部(在芯片外部)电压源。然而，有利地，装置包括电路，更有利地为集成电路(有利地至少部分地形成于第二层中并任选地至少部分地形成于子区中)，电路连接在高电压区和低电压区之间；电路生成中间电压；并且电路包括连接到子区以用于将中间电压施加到子区的输出。
[0022]电路可充当具有连接到子区的输出的分压器，电路包括电气部件(例如由半导体材料构成)，遍及电气部件的高电压会下降。电气部件中的一者或多者可位于、更有利地形成于高电压区和/或低电压区中。一个或多个电气部件可位于、更有利地形成于子区中。
[0023]电路可包括提供一系列电压降的串联的电气部件链，并且输出连接在链的电气部件之间。以此方式，电压可遍及多个电气部件下降，从而增加可预防的总电压。
[0024]电气部件链可在输出的每一侧上包含多个串联电气部件。这允许跨每一沟槽的电压降大于可跨单个电气部件下降的电压降。
[0025]电气部件链可物理上定向以在第一沟槽和第二沟槽中的一者或两者旁边延伸(例如链平行于第一沟槽和第二沟槽中的一者或两者延伸)。这减小了保护结构所占据的横向空间，并且在链布置在子区中的情况下，允许沟槽之间的横向间隔减小。
[0026]电气部件可包括二极管。在电路包括电气部件链的情况下，电路可包括二极管链。当在操作中时，有利地将至少一些二极管布置为呈反向偏置配置。这允许较大电压遍及每一二极管下降，从而减少链中所需的二极管的数目。
[0027]有利的是，反向偏置二极管是“有漏隙的”，即允许小电流穿过，以避免大体上所有电压跨一个二极管下降，而是更均匀地，例如大体上相等地跨所有反向偏置二极管而散布。
[0028]在某些实施例中，二极管是齐纳(Zener)二极管，但在替代性布置中，可使用其它类型的二极管，例如肖特基(Schottky)。
[0029]半导体装置可包括第三沟槽，第三沟槽位于高电压区和低电压区之间以将高电压区与低电压区隔离；第三沟槽从半导体表面延伸穿过第二层并延伸到第一层中以在其和第一沟槽之间限定在高电压区和低电压区之间的第二层的与高电压区和低电压区隔离的第二子区；以及用于将第二中间电压施加到第二层的子区的构件；第二中间本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其包括保护结构，所述保护结构用于保护半导体表面处的高电压区免受所述半导体表面处的低电压区影响；所述保护结构包括：第一类型的半导体的第一层，其与第二类型的半导体的第二层接触；所述第二层提供所述半导体表面；第一沟槽和第二沟槽，其位于所述高电压区和所述低电压区之间以将所述高电压区与所述低电压区隔离；所述第一沟槽和所述第二沟槽中的每一者从所述半导体表面延伸并大体上完全穿过所述第二层以在其间限定在所述高电压区和所述低电压区之间的所述第二层的与所述高电压区和所述低电压区隔离的子区；并且所述半导体装置包括用于将中间电压施加到所述第二层的所述子区的构件；所述中间电压具有介于相应的高电压区和低电压区的电压之间的值。2.根据权利要求1所述的半导体装置，其包括连接在所述高电压区和所述低电压区之间的电路；所述电路被布置成生成所述中间电压；所述电路包括连接到所述子区以用于将所述中间电压施加到所述子区的输出。3.根据权利要求2所述的半导体装置，其中所述电路为集成电路。4.根据权利要求2或3所述的半导体装置，其中所述电路包括位于所述子区中的电气部件。5.根据权利要求2至4中任一项所述的半导体装置，其中所述电路包括串联的电气部件链，以提供一系列电压降；并且所述输出连接在所述链的电气部件之间。6.根据权利要求5所述的半导体装置，其中系统内的所述电气部件链被定向成在所述第一沟槽和所述第二沟槽中的一者或两者旁边延伸。7.根据权利要求4、5或6所述的半导体装置，其中所述电气部件包括二极管。8.根据权利要求7所述的半导体装置，其中所述二极管在反向偏置条件下操作。9.根据权利要求8所述的半导体装置，其中所述二极管为齐纳二极管。10.根据权利要求7、8或9中任一项所述的半导体装置，其包括：所述第一类型的半导体的区，其在所述第二类型的所述层内；以及第三层，其位于所述半导体表面上；所述结构被布置成使得所述第三层的部分与所述第一类型的半导体的所述区接触以形成二极管结以提供第一二极管，并且所述第三层的所述部分遍及所述第一沟槽延伸以在所述二极管和所述子区之间提供电气连接。11.根据权利要求10所述的半导体装置，其中所述结构包括在所述第二层的所述子区内的所述第一类型的半导体的另一区；并且所述第三层的所述部分另外与所述第一类型的半导体的所述另一区接触以在所述子区内限定第二二极管以及在所述第一二极管和所述第二二极管之间提供电气连接。12.根据权利要求10或11所述的半导体装置，其中所述结构包括布置在所述半...
【专利技术属性】
技术研发人员：D，
申请(专利权)人：瑟其福耐斯特有限公司，
类型：发明
国别省市：
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