阻抗校准电路制造技术

本公开提供一种阻抗校准电路，包括：校准模块，用于接收第一校准时钟信号，并基于所述第一校准时钟信号进行阻抗校准，当校准完成时，输出第一停止信号；第一检测模块，检测所述阻抗校准电路的校准时间，并在所述校准时间达到预设值时输出第二停止信号；校准控制模块，用于接收所述第一停止信号、所述第二停止信号和输出所述第一校准时钟信号；当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号。校准控制模块除依据第一停止信号停止输出第一校准时钟信号以外，还依据第二停止信号停止输出第一校准时钟信号，可使阻抗校准电路及时停止校准，满足设计要求，有效降低功耗，且提高了阻抗校准电路可靠性。抗校准电路可靠性。抗校准电路可靠性。

【技术实现步骤摘要】
阻抗校准电路


[0001]本公开涉及集成电路领域，尤其涉及一种阻抗校准电路。

技术介绍

[0002]随着电子装置的操作速度提高，在电子装置内的半导体存储器件之间传输的信号的摆动宽度减小，以最小化传输信号所花费的延迟时间。然而，随着传输信号的信号摆动宽度减小，信号传输在更大程度上受外部噪声影响。如果接口处存在阻抗失配，那么外部噪声会影响输出信号的反射特性。阻抗失配是由外部噪声或由供电电压、操作温度及制造工艺的变化等引起的。如果出现阻抗失配，则难以高速传输数据，因为阻抗失配可使得来自半导体装置的数据失真。因此，在接收失真数据的半导体装置中可能导致设置/保持失效或信号水平的误判的问题。
[0003]为缓解这些不利情况，存储器装置可以包含可用于提供可调节端接阻抗值的片内端接(On
‑
Die Termination，ODT，也可以被称为“片内终端电阻”)。例如，当将信号(例如命令、数据等)提供到存储器装置时，可以调节片内端接的阻抗值来减少阻抗失配。
[0004]在高速DRAM中，通常周期性地执行阻抗校准以调节片内端接的阻抗值，进而便于阻抗匹配，实时维护和校准信号完整性和数据视窗。集成电路设计规范要求阻抗校准电路需在设定时间内结束校准，然而现有的阻抗校准电路存在无法及时结束校准的情况，无法满足要求。

技术实现思路

[0005]本公开实施例提供一种阻抗校准电路，其能够在设定时间内结束校准，能够满足设计规范的要求。
[0006]为了解决上述问题，本公开实施例提供了一种阻抗校准电路，其包括：校准模块，用于接收第一校准时钟信号，并基于所述第一校准时钟信号进行阻抗校准，当校准完成时，输出第一停止信号；第一检测模块，检测所述阻抗校准电路的校准时间，并在所述校准时间达到预设值时输出第二停止信号；校准控制模块，用于接收所述第一停止信号、所述第二停止信号和输出所述第一校准时钟信号；当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号。
[0007]在一实施例中，所述校准控制模块包括第一逻辑门电路，所述第一逻辑门电路用于接收所述第一停止信号和所述第二停止信号，并进行逻辑运算处理以输出第一控制信号，所述校准控制模块根据所述第一控制信号停止输出所述第一校准时钟信号。
[0008]在一实施例中，所述第一逻辑门电路包括或门。
[0009]在一实施例中，所述校准模块包括第一校准单元，当所述校准模块接收到所述第一校准时钟信号时对所述第一校准单元进行阻抗校准；所述第一校准单元包括：第一电阻单元，其第一端连接第一电源端；参考电阻，其第一端连接所述第一电阻单元的第二端，第二端连接第二电源端；第一比较单元，用于将所述第一电阻单元的第二端电压与第一参考
电压进行比较，并输出第一比较信号；第一检测单元，以所述第一比较信号作为输入信号，并对所述第一比较信号的变化情况进行记录；当所述第一比较信号的变化情况符合预设条件时，输出所述第一停止信号。
[0010]在一实施例中，所述第一检测单元包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第一输出端与所述第二逻辑门电路的输入端连接，偶数级的触发器的第二输出端与所述第二逻辑门电路的输入端连接，经所述第二逻辑门电路的逻辑处理后输出所述第一停止信号。
[0011]在一实施例中，所述第一检测单元包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第二输出端与所述第二逻辑门电路的输入端连接，偶数级的触发器的第一输出端与所述第二逻辑门电路的输入端连接，经所述第二逻辑门电路的逻辑处理后输出所述第一停止信号。
[0012]在一实施例中，所述第一校准单元还包括第一校准码产生单元，所述第一校准码产生单元根据所述第一比较信号更新第一校准码，所述第一校准码用于控制所述第一电阻单元的等效阻值。
[0013]在一实施例中，所述第一检测模块用于检测所述第一校准单元的校准时间，并在所述第一校准单元的校准时间达到预设值时输出所述第二停止信号。
[0014]在一实施例中，所述校准控制模块还用于输出第二校准时钟信号，所述校准模块还用于接收所述第二校准时钟信号，当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号并开始输出所述第二校准时钟信号。
[0015]在一实施例中，所述校准模块还包括第二校准单元，当所述校准模块接收到所述第二校准时钟信号时对所述第二校准单元进行阻抗校准，所述第二校准单元包括：第二电阻单元，其第二端连接第二电源端；第三电阻单元，其第一端连接第一电源端，第二端连接所述第二电阻单元的第一端，所述第一校准码还用于控制所述第三电阻单元的等效阻值；第二比较单元，用于将所述第二电阻单元的第一端电压与第二参考电压进行比较，并输出第二比较信号；第二检测单元，以所述第二比较信号作为输入信号，并对所述第二比较信号的变化情况进行记录；当所述第二比较信号的变化情况符合预设条件时，输出第三停止信号；当所述校准控制模块接收到所述第三停止信号或所述第二停止信号时，停止输出所述第二校准时钟信号。
[0016]在一实施例中，所述第一检测模块还用于检测所述第二校准单元的校准时间，并在所述第二校准单元的校准时间达到预设值时输出所述第二停止信号。
[0017]在一实施例中，所述阻抗校准电路还包括时钟信号产生模块，用于输出初始时钟信号，当所述校准控制模块接收到所述初始时钟信号时，输出所述第一校准时钟信号及所述第二校准时钟信号；在所述校准模块对所述第二校准单元进行阻抗校准时，当所述校准控制模块接收到所述第三停止信号或所述第二停止信号，所述校准控制模块向所述时钟信号产生模块输出停止信号以使所述时钟信号产生模块停止输出所述初始时钟信号。
[0018]在一实施例中，所述第一检测模块包括计数模块，在所述校准模块对所述第一校准单元进行阻抗校准时和/或在所述校准模块对所述第二校准单元进行阻抗校准时，所述计数模块对所述初始时钟信号进行计数，并在计数值达到预设值时输出所述第二停止信号。
[0019]在一实施例中，所述预设值小于或等于40个时钟周期。
[0020]在一实施例中，所述第二校准单元还包括第二校准码产生单元，所述第二校准码产生单元根据所述第二比较信号更新第二校准码，所述第二校准码用于控制所述第二电阻单元的等效阻值。
[0021]本公开实施例提供的阻抗校准电路提供了第二停止信号，校准控制模块除依据第一停止信号停止输出第一校准时钟信号以外，还依据第二停止信号停止输出第一校准时钟信号。第二停止信号在校准时间达到预设值时产生，若在阻抗校准电路的校准时间达到预设值时第一停止信号依然为无效信号，则阻抗校准电路依据第二停止信号停止输出第一校准时钟信号；若在阻抗校准电路的校准时间达到预设值时或者达到预设值之前第一停止信号为有效信号，则阻抗校准电路依据第一停止信号停止输出第一校准时钟信号，从而可使阻抗校准电路及时停止校准，使阻抗校准电路的校准时间满足设计要求，有效降低功耗，且提高了阻抗校本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种阻抗校准电路，其特征在于，包括：校准模块，用于接收第一校准时钟信号，并基于所述第一校准时钟信号进行阻抗校准，当校准完成时，输出第一停止信号；第一检测模块，检测所述阻抗校准电路的校准时间，并在所述校准时间达到预设值时输出第二停止信号；校准控制模块，用于接收所述第一停止信号、所述第二停止信号和输出所述第一校准时钟信号；当所述校准控制模块接收到所述第一停止信号或所述第二停止信号时，停止输出所述第一校准时钟信号。2.根据权利要求1所述的阻抗校准电路，其特征在于，所述校准控制模块包括第一逻辑门电路，所述第一逻辑门电路用于接收所述第一停止信号和所述第二停止信号，并进行逻辑运算处理以输出第一控制信号，所述校准控制模块根据所述第一控制信号停止输出所述第一校准时钟信号。3.根据权利要求2所述的阻抗校准电路，其特征在于，所述第一逻辑门电路包括或门。4.根据权利要求1所述的阻抗校准电路，其特征在于，所述校准模块包括第一校准单元，当所述校准模块接收到所述第一校准时钟信号时对所述第一校准单元进行阻抗校准；所述第一校准单元包括：第一电阻单元，其第一端连接第一电源端；参考电阻，其第一端连接所述第一电阻单元的第二端，第二端连接第二电源端；第一比较单元，用于将所述第一电阻单元的第二端电压与第一参考电压进行比较，并输出第一比较信号；第一检测单元，以所述第一比较信号作为输入信号，并对所述第一比较信号的变化情况进行记录；当所述第一比较信号的变化情况符合预设条件时，输出所述第一停止信号。5.根据权利要求4所述的阻抗校准电路，其特征在于，所述第一检测单元包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第一输出端与所述第二逻辑门电路的输入端连接，偶数级的触发器的第二输出端与所述第二逻辑门电路的输入端连接，经所述第二逻辑门电路的逻辑处理后输出所述第一停止信号。6.根据权利要求4所述的阻抗校准电路，其特征在于，所述第一检测单元包括奇数个触发器级联和第二逻辑门电路，奇数级的触发器的第二输出端与所述第二逻辑门电路的输入端连接，偶数级的触发器的第一输出端与所述第二逻辑门电路的输入端连接，经所述第二逻辑门电路的逻辑处理后输出所述第一停止信号。7.根据权利要求4所述的阻抗校准电路，其特征在于，所述第一校准单元还包括第一校准码产生单元，所述第一校准码产生单元根据所述第一比较信号更新第一校准码，所述第一校准码用于控制所述第一电阻单元的等效阻值。8.根据权利要求7所述的阻抗校准电路，其特征在于，所述第一检测模块用于检测所述第一校准单元的校准时间，并在所述第一校准单元的校准时...

【专利技术属性】
技术研发人员：邵亚年，张志强，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：