一种时域P1码信号产生方法技术

本发明专利技术公开一种时域P1码信号产生方法。该方法包括步骤：P1码相位产生以及频率控制字查找表；对四分之一周期的余弦信号进行满足使用要求点数的采样处理得到相应点数的余弦信号查找表；对P1码字系数进行整数量化；现场可编程门阵列(FieldProgrammableGateArray

【技术实现步骤摘要】
一种时域P1码信号产生方法


[0001]本专利技术涉及一种时域P1码信号产生方法，用于通信和雷达信号处理场合。

技术介绍

[0002]随着电子对抗技术的发展，低截获概率雷达技术被各国重视。多相码信号是在线性调频信号的基础上发展而来的，P1码信号是对线性调频波进行阶梯近似之后再进行推导得出来的，P1码信号结合了相位编码和调频信号的优点，有着较高的距离分辨率和大多普勒容限的特点，在低截获雷达系统中有着较为广泛的应用。
[0003]低截获雷达系统的开发与功能验证皆需要使用到P1码字信号发生器，并且要求P1码信号发生器有着较高的采样率与实时性要求，可以对波形进行灵活配置，现有技术中缺乏实时高精度P1码信号产生技术，而随着雷达技术的发展，急需一种实时高精度P1码信号产生技术。现有技术中，缺乏实时高精度P1码信号生成技术，无法满足实际需求。

技术实现思路

[0004]针对现有技术中缺乏实时P1码信号产生技术，本专利技术的目的是提供一种时域P1码信号产生方法，在FPGA中搭建数字电路，使用硬件电路完成P1码信号实时产生，满足对实时性要求较高的应用场景的需求。
[0005]为了实现上述目的，采用以下技术方案：
[0006]一种时域P1码信号产生方法，其特征在于，包括以下步骤
[0007]1)根据现场可编程门阵列(Field Programmable Gate Array
‑
FPGA)量化需求量化P1码相位差步进值；
[0008]2)根据时序逻辑进行嵌套循环产生P1码信号实时相位，P1码相位根据公式拆分成为三部分，每个部分通过内部循环累加产生；
[0009]3)确定波形查找表；
[0010]4)数字式频率合成DDS根据相位产生多路并行的P1信号实时波形；
[0011]5)经过并串转换，得到串行的P1信号；
[0012]6)将所得到的P1信号通过模数转换，输出模拟P1信号波形；其中，数字式频率合成DDS设计采用以下方法：
[0013]把信号幅度位宽记为I，1/4周期余弦信号采样点数记为N，利用FPGA中BlockRAM(随机存储器：Random Access Memory
‑
RAM)资源，建立1个位宽为I且深度为N的RAM用于储存余弦信号查找表，所述BlockRAM为FPGA中特定的硬件资源。
[0014]其中，P1码信号相位产生采用以下方法：
[0015]P1码字调制相位
[0016][0017]i＝0,1,2
···
,M
‑
1 j＝0,1,2
···
,M
‑
1，M为一个编码周期所包含的相位数；
[0018]公式(1)实现相位方式需较多乘法器，FPGA实现时无法保证实时性并且资源消耗较大，将公式(1)进行流水线化处理化为公式(2)
[0019][0020]公式(2)可以看出Mj
‑
2j2‑
j与j维有关只与i维有关。与j、i有关。
[0021]Mj
‑
2j2‑
j＝j(M
‑
1)
‑
2j2ꢀꢀ
(3)
[0022]将Mj
‑
2j2‑
j进行公式(3)所示变换，其中j(M
‑
1)通过累加在j维上变换，j2通过公式(4)迭代方式产生。
[0023]j2＝(j
‑
1+1)2＝(j
‑
1)2+2(j
‑
1)+1
ꢀꢀ
(4)
[0024]在i维上进行累加变化，事先在上位机侧做量化处理下发给FPGA。
[0025][0026]公式(5)中如果直接在FPGA侧实现需要两个乘法器，下面用线性累加的方式避免使用乘法器实现公式(5)。当j作为某一个步进数时，此时相位累加因子每当j变化时相位累加因子累加当i变化时相位累加只需加法器便可实现公式(5)。
[0027]其中，P1码信号参数量化采用以下方法：
[0028]FPGA实现浮点数较为复杂，所以需将参数进行量化。确定一个编码周期所包含的相位数M，码字宽度Tb，将M根据公式(6)量化成FPGA计算所需参数M
n
。
[0029][0030]码字宽度Tb(us)根据时钟频率计算成为时钟周期个数code
w
，如公式(7)所示：
[0031]code
w
＝Tb*f
clk
ꢀꢀ
(7)
[0032]进一步地，实时相位值通过公式(1)产生
[0033][0034]进一步地，为了节省片内RAM资源，查找表使用四分之一周期，将产生信号相位进行镜像变换获取对应幅度值。
[0035]进一步地，式(1)中的乘法均在FPGA中通过累加的方式实现。
[0036]进一步地，对FPGA运算数据进行2
N
量化处理提高算法在FPGA上的运行效率。
[0037]进一步地，编码码字长度通过公式(7)转化为FPGA运行时钟周期数。
[0038]code
w
＝Tb*f
clk
ꢀꢀ
(7)
[0039]进一步地，以上P1码信号产生方法通过FPGA产生，保证信号产生的高精度与实时性。
[0040]本专利技术提供的一种时域Frank码信号产生方法，其有益效果如下：
[0041]1)通过循环累加的方式实现复杂乘法运算，节约芯片内部乘法器资源。
[0042]2)对复杂计算公式拆分成多部分同时计算，通过流水线产生信号，保证产生信号
的实时性。
[0043]3)本专利技术通过FPGA计算实现，最大程度保证处理延时固定、可控和减少传输延时。
[0044]4)参数可灵活配置提高产生信号的多样性和灵活性。
附图说明
[0045]图1是本专利技术实施例的P1码产生流程图；
[0046]图2是本专利技术实施例的P1码相位产生流程图；
[0047]图3是本专利技术实施例产生的P1码信号频域图。
具体实施方式
[0048]为了充分阐述本专利技术的目的、
技术实现思路
及优点，以下结合附图及实施例，对本专利技术进行详细的介绍和说明。应当理解，此处所描述的具体实施例仅用于解释本专利技术，并不用于限定本专利技术。
[0049]本专利技术提供一种时域P1码信号产生方法，用于解决现有通信和雷达信号处理场合对实时P1码信号产生的需求。为更好地说明本专利技术流程，以下通过描述八相P1码信号产生流程进行说明。
[0050]参考图1，本专利技术实施例提供的时域P1码信号产生方法包括参数量化、相位产生、信号产生、并串转换，共四个步骤。各个步骤优选实现方法如下：
[0051](1)信号参数量化方法：
[0052]FPGA实现浮点数较为复杂，所以首先对需要本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时域P1码信号产生方法，其特征在于，包括以下步骤1)根据现场可编程门阵列量化需求量化P1码相位差步进值；2)根据时序逻辑进行嵌套循环产生P1码信号实时相位，P1码相位根据公式拆分成为三部分，每个部分通过内部循环累加产生；3)确定波形查找表；4)数字式频率合成DDS根据相位产生多路并行的P1信号实时波形；5)经过并串转换，得到串行的P1信号；6)将所得到的P1信号通过模数转换，输出模拟P1信号波形；其中，数字式频率合成DDS设计采用以下方法：把信号幅度位宽记为I，1/4周期余弦信号采样点数记为N，利用FPGA中BlockRAM资源，建立1个位宽为I且深度为N的RAM用于储存余弦信号查找表；其中，P1码信号相位产生采用以下方法：P1码字调制相位i＝0,1,2
···
,M
‑
1 j＝0,1,2
···
,M
‑
1，M为一个编码周期所包含的相位数；将公式(1)进行流水线化处理化为公式(2)公式(2)中：Mj
‑
2j2‑
j＝j(M
‑
1)
‑
2j2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(3)将Mj
‑
2j2‑
j进行公式(3)所示变换，其中j(M
‑<...

【专利技术属性】
技术研发人员：谢少枫，俞晨斌，全大英，秦来顺，
申请(专利权)人：中国计量大学，
类型：发明
国别省市：