用于防止IC半导体衬底中的衬底电流的设备和方法技术

本发明专利技术涉及用于防止衬底电流注入CMOS电路的衬底Sub的各种设备和方法。为此，这些设备以不同的方式实现用于防止这种注入的方法。所述设备检测集成CMOS电路的触点(PDH，PDL)的电位，将检测到的电位值与参考值进行比较，并将触点(PDH，PDL)连接到用于导出电流的导出电路节点(ABK)，从而该电流不流过寄生双极横向结构，即不在衬底中流动。例如，导出电路节点可以连接到基准电位线路(GND)或具有比基准电位线路(GND)的电位更高的电位的其他线路。当触点(PDH，PDL)的电位值小于或等于参考值时，激活或启动该电连接，其中该参考值小于衬底Sub的电位值和/或小于基准电位线路(GND)或上述其他线路的电位值。他线路的电位值。他线路的电位值。

【技术实现步骤摘要】
【国外来华专利技术】用于防止IC半导体衬底中的衬底电流的设备和方法
[0001]相关申请的交叉引用
[0002]本PCT申请要求2020年3月18日的德国国家专利申请102020107479.4的优先权，其内容通过引用并入本申请的主题。


[0003]本专利技术涉及用于防止衬底电流注入到CMOS电路的衬底Sub中的各种设备和方法。

技术介绍

[0004]本专利技术主要适用于提高安全气囊点火电路按规定工作的可靠性，所述安全气囊点火电路典型地设计为集成电路。在DE
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A
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4432301、DE
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T
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602004006973和DE
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B
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102005048239中描述了这种安全气囊电路的示例。
[0005]在产生本专利技术的直接时间范围内已知汽车制造商的各种产品召回，其中安全气囊由于在申请时已知的现有技术的设备而没有打开。
[0006]由此，所涉及的汽车制造商确定了对这种安全装置的新的以前未知的要求，并传递给了供应商。调查表明，CMOS电路的向外引出的连接端处可能会出现问题。IC的这些连接端典型地经由接合线与引线框架的导体连接，该引线框架具有所容纳的IC部件的向外引出的外部连接触点。如果CMOS电路的这种连接端例如由于连接到IC的相关联外部连接触点、铺设在车辆中的接地或具有其他电位的线路中的短路或者由于线路和连接端的寄生电感和电容而导致的后续影响而特别是负担了强的负电位，该负电位低于集成有CMOS电路的半导体衬底的电位。于是可能产生横向寄生的双极NPN晶体管，而且与电子部件或其布置在与错误地“低于衬底电位”外部连接端连接的电子部件相邻的组件组合，如下面基于图1a(和图1b、lc以及图2)解释的。
[0007]在图1a中示出了p掺杂衬底Sub的横截面，在其上侧OS中引入了多个n掺杂N区NG、NG1、NG2、NG3和NG4。在该实施例中，在N区NG中形成MOS晶体管，该MOS晶体管例如可以作为高侧晶体管T1H或作为低侧晶体管T1L是电路的一部分，例如安全气囊点火电路的一部分。例如，用N区NG1表示保护环结构。在这个示例情况中，在该保护环的外部具有另外的MOS晶体管，其具有两个用于源极和漏极的强n掺杂连接区NG2和NG3。在图1a的右侧示例性地示出了另外的N区NG4。衬底Sub在多个部位处连接到衬底电位PSUB。
[0008]在图1a的示例中，可以产生至少三个这样的寄生双极NPN晶体管NPN1、NPN2和NPN3，或者更一般地产生寄生横向双极NPN结构或PNP结构。在此，每个NPN晶体管的基极B由n区NG和NG1之间的区域中的p衬底Sub形成，而发射极E由连接端PDCL代表。这三个晶体管的集电极C1、C2、C3由N区NG1、NG2(替代地或附加地还有NG3)和NG3形成。
[0009]如果现在在MOS晶体管T1H或T1L所属的电路运行期间，连接端PDCL即低侧晶体管T1L的漏极连接端处或高侧晶体管T1H的源极连接端处的电位下降到低于衬底电位PSUB——这可能由于典型地不可预见的事件(例如短路)而发生，则示例性示出的三个寄生NPN晶体管NPN1、NPN2或NPN3中的至少一个开始导通，从而电流在由连接端PDCL代表的发射
功能电路GC。当在低侧输出晶体管T1L的外部连接触点PDL处提取较大电流时，就会出现问题。
[0014]低侧晶体管T1H再次优选地包括n掺杂阱。低侧输出晶体管T1L的n阱与外部连接触点PDL连接。因此，如果以相对于基准电位线路GND的参考电位为负的电位从外部连接触点PDL提取电流，则导致电流从低侧输出晶体管的n阱流出并因此导致低侧输出晶体管T1L的n阱和衬底Sub之间不可避免的寄生PN二极管断开，此时衬底Sub的电位减去n阱的电位的电位差变为负并且低于该PN二极管的负阈值电压。由于如上所述的CMOS电路在衬底中包括多个n阱作为CMOS电路的其他电路部分OC的设备部分处于高于衬底电位的电位，因此现在经由CMOS的衬底触点补充提供所提取的电流，从而建立平衡。其他n阱与CMOS电路的衬底和高侧输出晶体管的n阱形成寄生NPN结构，于是该寄生NPN结构在此又可以被看做是具有典型小于1的非常小增益的寄生NPN晶体管NPN
paraL
。尽管电流增益很小，但寄生NPN晶体管NPN
paraL
可以在足够高的提取电流时断开，从而使其他n阱与处于非常低电位的外部连接触点PDL短路，这然后导致诸如安全气囊未触发的错误，所述安全气囊应该由集成CMOS电路的其他驱动电路触发。
[0015]图2示出了现有技术中常见的典型安全气囊触发阶段。经由正供电电压线路VDD和基准电位线路GND向集成CMOS点火电路IC供应电能。该图示被示意性地简化以便于理解。在集成CMOS电路IC内部具有实际的集成电路IS，这里在本示例中该集成电路IS包括控制和监视安全气囊触发功能的操控电路。其细节与理解本专利技术无关。在图1b和图1c中用功能电路GC例如表示图2的集成电路IS。这里，电路IS产生用于高侧输出晶体管T1H的控制电极的控制信号，并借助于控制信号线路VG1H将该控制信号传输到高侧输出晶体管T1H的控制电极。电路IS还产生用于低侧输出晶体管T1L的控制电极的控制信号，并借助于控制信号线路VG1L将该控制信号传输到低侧输出晶体管T1L的控制电极。开关电路IS也可以(但不是必须)产生用于安全晶体管ST的控制电极的控制信号，并借助于控制信号线路VST经由用于连接安全晶体管ST的控制电极的外部连接触点PDG将该控制信号传输到安全晶体管ST的控制电极。
[0016]高侧输出晶体管T1H的漏极触点经由外部连接触点PDS与安全晶体管ST的源极触点连接。
[0017]高侧输出晶体管T1H的源极触点经由高侧输出晶体管T1H的外部连接触点PDH与车辆乘员约束系统或车辆安全装置的一个或多个引爆器SQ的第一连接端连接。引爆器SQ典型地是用于展开安全气囊的电点火炸药。
[0018]低侧输出晶体管T1L的漏极触点经由低侧输出晶体管T1L的外部连接触点PDL与车辆乘员约束系统或车辆安全装置的引爆器SQ的第二连接端连接。
[0019]低侧输出晶体管T1L的源极触点典型地与基准电位线路GND连接。
[0020]低侧输出晶体管T1L和高侧输出晶体管T1H的载流能力典型地被设计为，使得它们可以在引爆器SQ点火的很短时间内可靠地承载在有限数量的点火周期期间几安培范围内的非常高的电流。
[0021]安全晶体管ST的漏极触点典型地与供电电压线路VDD连接，而其源极触点与外部连接触点PDS连接。
[0022]因此，外部连接触点PDH和PDS(以下简称触点)是IC上的外部连接端，车辆内铺设
的线路与这些外部连接端连接，所述线路通向由引爆器的高侧晶体管T1H和低侧晶体管T1L构成的一个或多个驱动级。如果这些外部线路由于例如损坏或由于诸如电感和电容的寄生元件而导致意外的电位，则可能如之前本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种在集成CMOS电路中使用的设备，所述设备集成在掺杂有第一导电类型的电荷载流子的半导体衬底(Sub)中，特别是集成在p掺杂的半导体衬底(Sub)中，所述半导体衬底具有
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多个用与第一导电类型相反的第二导电类型的电荷载流子掺杂的区(NG)，特别是多个n掺杂的N区(NG)，它们各自形成电子部件或在其中各自形成电子部件，
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监视电路节点(PDH、PDL)，其位于掺杂区(NG)之一中或者与一个或多个掺杂区(NG)电连接并且就其电位受到监视，
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其中向所述半导体衬底(Sub)施加衬底电位(PSUB)，
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其中所述CMOS电路具有基准电位(GND)，并且
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其中在具有所述监视电路节点(PDH、PDL)的掺杂区(NG)和与该掺杂区(NG)相邻的至少一个掺杂区(NG)之间，或在与所述监视电路节点(PDH、PDL)电连接的至少一个掺杂区(NG)和与所述掺杂区(NG)相邻的掺杂区(NG)或与掺杂区(NG)之一相邻的掺杂区(NG)之间形成寄生双极横向结构，特别是寄生双极NPN横向结构，其特征在于，
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具有传导路径和控制电极的电子开关(T2、T1L)，所述传导路径一方面与所述监视电路节点(PDH、PDL)电连接，另一方面与导出电路节点(ABK)电连接，所述导出电路节点用于从所述监视电路节点(PDH、PDL)导出电流，所述控制电极用于切换所述传导路径的截止和导通，
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用于所述监视电路节点(PDH、PDL)的监视电路(UVH、UVL)，所述监视电路检测代表在所述监视电路节点(PDH、PDL)处的电位的电位值，
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其中所述监视电路(UVH、UVL)具有将检测到的电位值与预给定的参考电位进行比较的比较器电路，
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其中所述参考电位等于或小于所述衬底电位(PSUB)或等于或小于所述基准电位(GND)或等于所述衬底电位(PSUB)和所述基准电位(GND)两者或小于所述衬底电位(PSUB)和所述基准电位(GND)两者，以及
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其中当检测到的电位值等于所述参考电位或低于所述参考电位时，所述监视电路(UVH、UVL)直接或间接产生用于导通所述电子开关(T2、T1L)的接通信号。2.根据权利要求1所述的设备，其特征在于，所述监视电路节点(PDH、PDL)是所述CMOS电路的向外引出或将向外引出的外部连接触点或与所述CMOS电路的向外引出或将向外引出的外部连接触点电连接。3.根据权利要求1或2所述的设备，其特征在于，所述监视电路节点(PDH、PDL)是所述CMOS电路的输出驱动级的晶体管的输出端。4.根据权利要求3所述的设备，其特征在于，所述输出驱动级的晶体管是连接到所述基准电位(GND)的低侧晶体管(T1L)，并且所述电子开关(T2)布置在所述监视电路节点(PDH、PDL)和所述导出电路节点(ABK)之间。5.根据权利要求3所述的设备，其特征在于，所述输出驱动级的晶体管是连接到所述基准电位(GND)的低侧晶体管(T1L)，并且所述低侧晶体管(T1L)构成所述电子开关。6.根据权利要求3所述的设备，其特征在于，所述输出驱动级的晶体管是所述输出驱动级的高侧晶体管(T1H)，所述高侧晶体管直接或间接地连接到供电电位(VDD)，其中所述电
子开关(T2)布置在所述高侧晶体管(T1H)的监视电路节点(PDH、PDL)和所述导出电路节点(ABK)之间。7.根据权利要求1至6中任一项所述的设备，其特征在于，所述监视电路(UVH、UVL)发送状态信号，用于通知所述电子开关(T2、T1L)被切换到导通。8.根据权利要求7所述的设备，其特征在于，关于所述状态信号的产生的信息能够暂时或永久地存储在存储器中，或者设置存储器以用于暂时或永久地存储关于所述状态信号的产生的信息。9.根据权利要求1至8中任一项所述的设备，其特征在于，所述CMOS电路具有与所述监视电路节点(PDH、PDL)电连接的可操控电子部件例如晶体管、晶闸管等，以及具有用于为使该部件和与该部件电气交互的其他部件按规定工作而操控所述部件的操控电路(IS、GC)。10.根据权利要求1至9中任一项所述的设备，其特征在于，
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所述比较器电路具有运算放大器(OP)，所述运算放大器具有正输入连接端(IP)和负输入连接端(IN)以及输出连接端(OPOH、OPOL)，
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所述参考电位由参考电压源(Vref)提供，
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所述运算放大器(OP)的负输入连接端(IN)与所述监视电路节点(PDH、PDL)连接或通过二极管(D2)的中间连接与所述监视电路节点(PDH、PDL)连接，所述二极管具有电连接到所述监视电路节点(PDH、PDL)的阴极和电连接到所述运算放大器(OP)的负输入连接端(IN)的阳极，并且
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所述运算放大器(OP)的输出连接端(OPOH、OPOL)与所述电子开关(T2、T1L)的控制电极电连接或通过二极管(D1)的中间连接与所述控制电极电连接，所述二极管具有与所述电子开关(T2、T1L)的控制电极电连接的阴极和与运算放大器(OP)的输出连接端(OPOH、OPOL)电连接的阳极。11.根据权利要求10所述的设备，其特征在于，下拉电阻(R6)电连接到所述运算放大器(OP)的输出连接端(OPOH、OPOL)与所述电子开关(T2、T1L)的控制电极的连接部，所述下拉电阻与所述基准电位(GND)电连接。12.根据权利要求7或8以及根据权利要求10或11所述的设备，其特征在于，当检测到的电位值等于或低于所述参考电位时，所述运算放大器(OP)在其输出连接端(OPOH、OPOL)产生用于将所述电子开关(T2、T1L)切换到导通的接通信号并且在其控制电极上输出所述接通信号，其中所述运算放大器(OP)输出所述状态信号，或者所述接通信号也用作状态信号。13.根据权利要求1至9中任一项所述的设备，其特征在于
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具有源极连接端、漏极连接端和控制电极的第一晶体管(T4)，
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具有源极连接端、漏极连接端和控制电极的第二晶体管(T5)，
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具有输出连接端的第一电流源(IQ1)，用于输出第一电流(I1)，
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电阻(R3)，
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其中所述第一电流源(IQ1)的输出连接端与所述电阻(R3)电连接并且该电阻与所述第一晶体管(T4)的漏极连接端电连接，所述第一晶体管的源极连接端与所述基准电位(GND)电连接，
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具有输出连接端的第二电流源(IQ2)，用于输出第二电流(I2)，所述输出连接端与所述第二晶体管(T5)的漏极连接端电连接，所述第二晶体管的源极连接端与所述监视电路节
点(PDH、PDL)电连接或在中间连接由电阻(R4)和具有阳极和阴极的二极管(D2)构成的串联电路的情况下与所述监视电路节点(PDH、PDL)电连接，其中所述二极管(D2)的阳极与所述第二晶体管(T5)的源极连接端电连接，而所述二极管(D2)的阴极与电阻(R4)电连接，并且电阻(R4)与所述监视电路节点(PDH、PDL)电连接，或电阻(R4)与所述第二晶体管(T5)的源极连接端电连接并且所述二极管(D2)的阳极与电阻(R4)电连接，所述二极管(D2)的阴极与所述监视电路节点(PDH、PDL)电连接，
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其中所述第一电流源(IQ1)的输出连接端与所述第一晶体管(T4)的控制电极电连接，
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其中所述第一晶体管(T4)的漏极连接端与所述第二晶体管(T5)的控制电极电连接，以及
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具有输入端和输出端(OPOL、OPOH)的负增益放大器(V)，所述输出端用于输出所述电子开关(T2、T1L)的接通信号，所述输入端与所述第二电流源(IQ2)的输出连接端电连接，
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其中所述放大器(V)的输出端(OPOL、OPOH)电连接到所述电子开关(T2、T1L)的控制电极或在中间连接二极管(D1)的情况下与所述控制电极电连接，所述二极管具有电连接到所述电子开关(T2、T1L)的控制电极的阴极和电连接到所述放大器(V)的输出端(OPOL、OPOH)的阳极。14.根据权利要求1至9中任一项所述的设备，其特征在于
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具有源极连接端、漏极连接端和控制电极的第一晶体管(T4)，
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具有源极连接端、漏极连接端和控制电极的第二晶体管(T5)，
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具有输出连接端的第一电流源(IQ1)，用于输出第一电流(I1)，
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其中所述第一电流源(IQ1)的输出连接端与所述第一晶体管(T4)的漏极连接端电连接，所述第一晶体管的源极连接端与所述基准电位(GND)电连接，
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具有输出连接端的第二电流源(IQ2)，用于输出第二电流(I2)，所述输出连接端与所述第二晶体管(T5)的漏极连接端电连接，所述第二晶体管的源极连接端在中间连接由电阻(R4)或二极管(D2)的情况下与所述监视电路节点(PDH、PDL)电连接，所述二极管(D2)的阳极电连接到所述第二晶体管(T5)的源极连接端，而所述二极管(D2)的阴极与所述监视电路节点(PDH、PDL)电连接，
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其中所述第一电流源(IQ1)的输出连接端与所述第一晶体管(T4)的控制电极电连接，
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其中所述第一晶体管(T4)的漏极连接端与所述第二晶体管(T5)的控制电极电连接，以及
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具有输入端和输出端(OPOL、OPOH)的负增益放大器(V)，所述输出端用于输出所述电子开关(T2、T1L)的接通信号，所述输入端与所述第二电流源(IQ2)的输出连接端电连接，
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其中所述放大器(V)的输出端(OPOL、OPOH)电连接到所述电子开关(T2、T1L)的控制电极或在中间连接二极管(D1)的情况下与所述控制电极电连接，所述二极管具有电连接到所述电子开关(T2、T1L)的控制电极的阴极和电连接到所述放大器(V)的输出端(OPOL、OPOH)的阳极。15.根据权利要求1至9中任一项所述的设备，其特征在于
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具有源极连接端、漏极连接端和控制电极的第一晶体管(T4)，
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具有源极连接端、漏极连接端和控制电极的第二晶体管(T5)，
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具有输出连接端的第一电流源(IQ1)，用于输出第一电流(I1)，
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其中所述第一电流源(IQ1)的输出连接端与所述第一晶体管(T4)的漏极连接端电连接，所述第一晶体管的源极连接端与所述基准电位(GND)电连接，
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具有输出连接端的第二电流源(IQ2)，用于输出第二电流(I2)，所述输出连接端与所述第二晶体管(T5)的漏极连接端电连接，所述第二晶体管的源极连接端与所述监视电路节点(PDH、PDL)电连接，
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其中所述第一电流源(IQ1)的输出连接端与所述第一晶体管(T4)的控制电极电连接，
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其中所述第一晶体管(T4)的漏极连接端与所述第二晶体管(T5)的控制电极电连接，以及
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具有输入端和输出端(OPOL、OPOH)的负增益放大器(V)，所述输出端用于输出所述电子开关(T2、T1L)的接通信号，所述输入端与所述第二电流源(IQ2)的输出连接端电连接，
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其中所述放大器(V)的输出端(OPOL、OPOH)电连接到所述电子开关(T2、T1L)的控制电极或在中间连接二极管(D1)的情况下与所述控制电极电连接，所述二极管具有电连接到所述电子开关(T2、T1L)的控制电极的阴极和电连接到所述放大器(V)的输出端(OPOL、OPOH)的阳极，以及
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其中所述第一电流源(IQ1)的第一电流(I1)的大小与所述第二电流源(IQ2)的第二电流(I2)的大小不同，和/或所述第一晶体管(T4)的控制电极具有与所述第二晶体管(T5)的控制电极不同的大小，和/或所述第一晶体管(T4)具有与所述第二晶体管(T5)的阈值电压大小不同的阈值电压。16.根据权利要求1至15中任一项所述的设备，其特征在于，向所述导出电路节点(ABK)施加高于所述参考电位的电位。17.一种用于监视CMOS电路的监视电路节点(PDH、PDL)的电位的设备，
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其中所述监视电路节点(PDH、PDL)位于掺杂有第二导电类型的电荷载流子的区(NG)中，特别是在n掺杂的N区(NG)中或与一个或多个这种区(NG)电连接，
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其中一个或多个这种掺杂区(NG)形成掺杂有与第二导电类型相反的第一导电类型的电荷载流子的半导体衬底(Sub)中，特别是在p掺杂的半导体衬底(Sub)中，其中所述半导体衬底(Sub)具有多个掺杂区(NG)并且被施加了衬底电位(PSUB)，这些掺杂区分别形成电子部件或在这些掺杂区中分别形成电子部件，
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其中所述CMOS电路具有基准电位(GND)，以及
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其中在具有所述监视电路节点(PDH、PDL)的掺杂区(NG)和与该掺杂区(NG)相邻的至少一个掺杂区(NG)之间，或在与所述监视电路节点(PDH、PDL)电连接的至少一个掺杂区(NG)和与所述掺杂区(NG)相邻的掺杂区(NG)或与掺杂区(NG)之一相邻的掺杂区(NG)之间形成寄生双极横向结构，特别是寄生双极NPN横向结构，其特征在于
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用于将所述监视电路节点(PDH、PDL)的电位与所述参考电位进行比较的比较器电路，所述参考电位等于或小于所述基准电位(GND)或等于所述衬底电位(PSUB)和所述基准电位(GND)两者或小于所述衬底电位(PSUB)和所述基准电位(GND)两者，
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其中如果检测到的电位值小于或等于所述参考电位，则所述比较器电路直接或间接产生开关信号用于将所述电子开关(T2、T1L)切换到导通，所述电子开关能够布置在所述监视电路节点(PDH、PDL)和用于导出电流的导出电路节点(ABK)之间。
18.根据权利要求17所述的设备，其特征在于，所述监视电路节点(PDH、PDL)是所述CMOS电路的向外引出或将向外引出的外部连接触点或与所述CMOS电路的向外引出或将向外引出的外部连接触点电连接。19.根据权利要求17或18所述的设备，其特征在于，所述监视电路节点(PDH，PDL)是所述CMOS电路的输出驱动级的晶体管的输出端。20.根据权利要求19所述的设备，其特征在于，所述输出驱动级的晶体管是连接到所述基准电位(GND)的低侧晶体管(T1L)，并且所述电子开关(T2)布置在所述监视电路节点(PDH、PDL)和所述导出电路节点(ABK)之间。21.根据权利要求19所述的设备，其特征在于，所述输出驱动级的晶体管是连接到所述基准电位(GND)的低侧晶体管(T1L)，并且所述低侧晶体管(T1L)形成所述电子开关。22.根据权利要求19所述的设备，其特征在于，所述输出驱动级的晶体管是所述输出驱动级的高侧晶体管(T1H)，所述高侧晶体管直接或间接地连接到供电电位(VDD)，并且所述电子开关(T2)布置在所述高侧晶体管(T1H)的监视电路节点(PDH、PDL)和所述导出电路节点(ABK)之间。23.根据权利要求17至22中任一项所述的设备，其特征在于，所述监视电路(UVH、UVL)发送状态信号，用于通知所述电子开关(T2、T1L)被切换到导通。24.根据权利要求23所述的设备，其特征在于，关于所述状态信号的产生的信息能够暂时或永久地存储在存储器中，或者设置存储器以用于暂时或永久地存储关于所述状态信号的产生的信息。25.根据权利要求17至24中任一项所述的设备，其特征在于，所述CMOS电路具有与所述监视电路节点(PDH、PDL)电连接的可操控电子部件例如晶体管、晶闸管等，以及具有用于为使该部件和与该部件电气交互的其他部件按规定工作而操控所述部件的操控电路(IS、GC)。26.根据权利要求17至25中任一项所述的设备，其特征在于，
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所述比较器电路具有运算放大器(OP)，所述运算放大器具有正输入连接端(IP)和负输入连接端(IN)以及输出连接端(OPOH、OPOL)，
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所述参考电位由参考电压源(Vref)提供，
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所述运算放大器(OP)的负输入连接端(IN)与所述监视电路节点(PDH、PDL)连接或通过二极管(D2)的中间连接与所述监视电路节点(PDH、PDL)连接，所述二极管具有电连接到所述监视电路节点(PDH、PDL)的阴极和电连接到所述运算放大器(OP)的负输入连接端(IN)的阳极，并且
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所述运算放大器(OP)的输出连接端(OPOH、OPOL)与所述电子开关(T2、T1L)的控制电极电连接或通过二极管(D1)的中间连接与所述控制电极电连接，所述二极管具有与所述电子开关(T2、T1L)的控制电极电连接的阴极和与运算放大器(OP)的输出连接端(OPOH、OPOL)电连接的阳极。27.根据权利要求26所述的设备，其特征在于，下拉电阻(R6)电连接到所述运算放大器(OP)的输出连接端(OPOH、OPOL)与所述电子开关(T2、T1L)的控制电极的连接部，所述下拉电阻与所述基准电位(GND)电连接。28.根据权利要求23或24以及根据权利要求26或27所述的设备，其特征在于，当检测到
的电位值等于或低于所述参考电位时，所述运算放大器(OP)在其输出连接端(OPOH、OPO...

【专利技术属性】
技术研发人员：菲克雷特，
申请(专利权)人：现代摩比斯株式会社，
类型：发明
国别省市：