存储单元和具有该存储单元的半导体存储器件制造技术

本发明专利技术涉及一种半导体存储器件。根据本发明专利技术的半导体存储器件可以包括：存储单元阵列，其包括位于衬底上方的多个存储单元，多个存储单元在水平方向和垂直方向上重复地布置，水平方向平行于衬底的表面，垂直方向垂直于衬底的表面；位线，其与布置在垂直方向上的存储单元耦接；以及字线，与布置在水平方向上的存储单元耦接，每个存储单元包括电容器，电容器包括储存节点和板节点，并且电容器的板节点在垂直方向上彼此耦接并在水平方向上彼此间隔开。方向上彼此耦接并在水平方向上彼此间隔开。方向上彼此耦接并在水平方向上彼此间隔开。

【技术实现步骤摘要】
存储单元和具有该存储单元的半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2021年4月30日提交的申请号为10
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2021
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0056537的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本专利技术的各种实施例涉及一种半导体器件，更具体地，涉及一种存储单元和包括该存储单元的半导体存储器件。

技术介绍

[0004]二维半导体存储器件的集成度主要由存储单元所占的面积决定。因此，集成度受精细图案制造技术水平的影响很大。二维半导体存储器件的集成度仍在提高，但由于制造更精细的图案需要非常昂贵的工具，因此提高幅度有限。由此，提出了具有三维布置的存储单元的三维(3D)半导体存储器件。

技术实现思路

[0005]本专利技术的各个实施例提供了一种高度集成的存储单元和包括该高度集成的存储单元的半导体存储器件。
[0006]根据本专利技术实施例的半导体存储器件可以包括：存储单元阵列，其包括位于衬底上方的多个存储单元，多个存储单元在水平方向和垂直方向上重复地布置，水平方向平行于衬底的表面，垂直方向垂直于衬底的表面；位线，耦接到布置在垂直方向上的存储单元；以及字线，耦接到布置在水平方向上的存储单元，其中，每个存储单元包括电容器，电容器包括储存节点和板节点；以及其中，电容器的板节点在垂直方向上彼此耦接并在水平方向上彼此间隔开。
[0007]根据本专利技术实施例的半导体器件可以包括：电容器阵列，包括位于衬底上方的多个电容器，多个电容器在水平方向和垂直方向上重复地布置，水平方向平行于衬底的表面，垂直方向垂直于衬底的表面，其中，多个电容器中的每一个包括储存节点、板节点以及在储存节点与板节点之间的介电层；以及其中，电容器的板节点在垂直方向上彼此耦接并在水平方向上彼此间隔开。
[0008]在本专利技术中，水平相邻的电容器的板节点彼此间隔开。因此，可以在提高电容器的储存节点的稳定性的同时增大电容。
[0009]通过以下详细描述和附图将更好的理解本专利技术的这些和其他特征和优点。
附图说明
[0010]图1是示出根据本专利技术实施例的半导体存储器件的存储单元的立体示意图。
[0011]图2A是沿图1的线A1
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A1'截取的存储单元的截面图。
[0012]图2B是晶体管TR的放大图。
[0013]图3A是示出根据本专利技术实施例的半导体存储器件的立体示意图。
[0014]图3B是半导体存储器件的垂直存储单元阵列的截面图。
[0015]图3C是示出半导体存储器件的水平存储单元阵列的平面图。
[0016]图4是图3C所示电容器的详细视图。
[0017]图5A和图5B是根据本专利技术其他实施例的半导体存储器件的存储单元阵列的截面示意图。
[0018]图6是示出根据本专利技术另一实施例的半导体存储器件的平面图。
[0019]图7是示出根据本专利技术另一实施例的半导体存储器件的立体示意图。
[0020]图8是示出根据本专利技术另一实施例的半导体存储器件的立体示意图。
具体实施方式
[0021]本文说明的各种实施例将参考作为本专利技术的示意图的截面图、平面图和框图进行描述。因此，附图的结构可以因制造技术和/或公差而被修改。本专利技术的各种实施例不限于附图中所示的具体结构，而是包括可以根据制造工艺产生的结构的任意变化。此外，附图中所示的任意区域区域形状具有示意性的视图，旨在说明各种元件的区域结构的具体示例，并不旨在限制本专利技术的范围。
[0022]在稍后描述的实施例中，存储单元被垂直地堆叠以增加存储单元密度并减少寄生电容。
[0023]图1是示出根据本专利技术实施例的半导体存储器件的存储单元的立体示意图。图2A是沿图1的线A1
‑
A1'截取的存储单元的截面图。图2B是图1的晶体管TR的放大图。
[0024]参考图1、图2A和图2B，根据本专利技术实施例的半导体存储器件的存储单元MC可以包括位线BL、晶体管TR和电容器CAP。晶体管TR可以包括有源层ACT、栅极绝缘层GD和双字线DWL。电容器CAP可以包括储存节点SN、介电层DE和板节点PN。位线BL可以具有在第一方向D1上延伸的柱形状。有源层ACT可以具有在与第一方向D1交叉的第二方向D2上延伸的条形状。双字线DWL可以具有在与第一方向D1和第二方向D2两者交叉的第三方向D3上延伸的线形状。电容器CAP的板节点PN可以连接到板线PL。如图1、图2A和图2B的实施例所示，第一、第二和第三方向可以彼此正交。然而，本专利技术可以不限于这种方式。第一方向D1可以被称为垂直方向，第二方向D2和第三方向D3可以被称为水平方向。
[0025]位线BL可以在第一方向D1上垂直取向。位线BL可以被称为垂直取向位线、垂直延伸位线或柱型位线。位线BL可以包括导电材料，诸如硅基材料、金属基材料、它们的组合等。位线BL可以包括例如多晶硅、金属、金属氮化物、金属硅化物或它们的组合。位线BL可以包括例如多晶硅、氮化钛、钨或它们的组合。在一个实施例中，例如，位线BL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。在另一实施例中，例如，位线BL可以包括氮化钛与钨的堆叠物(TiN/W)。
[0026]晶体管TR可以包括有源层ACT、栅极绝缘层GD和双字线DWL。双字线DWL可以在第三方向D3上延伸，并且有源层ACT可以在第二方向D2上延伸。有源层ACT可以从位线BL横向地布置。有源层ACT可以包括薄体沟道CH、在薄体沟道CH与位线BL之间的第一源极/漏极区SR、以及在薄体沟道CH与电容器CAP之间的第二源极/漏极区DR。双字线DWL可以包括第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以彼此面对，并且有源层ACT介于它们之
间。栅极绝缘层GD可以形成在有源层ACT的上(或顶)表面和下(或底)表面上。栅极绝缘层GD可以包括延伸GDE，所述延伸GDE延伸成覆盖双字线DWL的一个侧面，例如，双字线DWL的与第二源极/漏极区DR相邻的侧表面。
[0027]有源层ACT可以包括半导体材料或氧化物半导体材料。例如，有源层ACT可以包括硅、锗、硅
‑
锗或铟镓锌氧化物(IGZO)。
[0028]第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有相同导电类型的杂质。第一源极/漏极区SR和第二源极/漏极区DR可以掺杂有N型杂质或P型杂质。例如，第一源极/漏极区SR和第二源极/漏极区DR可以包括选自由砷(As)、磷(P)、硼(B)、铟(In)及其组合所组成的组中的至少一种杂质。第一源极/漏极区SR的第一侧面可以接触位线BL，并且第一源极/漏极区SR的第二侧面可以接触薄体沟道CH。第二源极/漏极区DR的第一侧面可以接触储存节点SN，并且第二源极/漏极区DR的第二侧面可以接触薄体沟道CH。第一源极/漏极区SR的第二侧面和第二源极/漏极区DR的第二侧面可以与第一字线WL1的侧面和第二字线WL2的侧本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：存储单元阵列，包括位于衬底上方的多个存储单元，所述多个存储单元在水平方向和垂直方向上重复地布置，所述水平方向平行于所述衬底的表面，所述垂直方向垂直于所述衬底的所述表面；位线，其耦接到布置在所述垂直方向上的所述存储单元；以及字线，其耦接到布置在所述水平方向上的存储单元，其中，所述存储单元中的每一个包括电容器，所述电容器包括储存节点和板节点；以及其中，所述电容器的所述板节点在所述垂直方向上彼此耦接并在所述水平方向上彼此间隔开。2.根据权利要求1所述的半导体存储器件，还包括电容隔离层，所述电容隔离层形成在沿所述水平方向布置的所述电容器的所述板节点之间。3.根据权利要求1所述的半导体存储器件，其中，所述储存节点各自包括筒形储存节点。4.根据权利要求1所述的半导体存储器件，还包括：多个接触插塞，所述多个接触插塞分别与所述板节点连接；以及公共板线，所述公共板线所述多个接触插塞连接。5.根据权利要求1所述的半导体存储器件，其中，所述电容器的所述储存节点在所述水平方向和所述垂直方向上彼此间隔开。6.根据权利要求1所述的半导体存储器件，其中，所述存储单元中的每一个包括有源层，所述有源层包括沟道，所述沟道平行于所述衬底的所述表面，以及其中，所述沟道包括比所述字线薄的薄体沟道。7.根据权利要求6所述的半导体存储器件，其中，所述字线包括第一字线和第二字线，所述第一字线与所述第二字线彼此面对并且所述薄体沟道介于所述第一字线和所述第二字线之间。8.根据权利要求6所述的半导体存储器件，其中，所述字线包括单字线或栅极全环绕字线，其中，所述单字线设置在所述薄体沟道的上表面或下表面上，以及其中，所述栅极全环绕字线围绕所述薄体沟道。9.根据权利要求6所述的半导体存储器件，其中，所述沟道包括半导体材料或氧化物半导体材料。10.根据权利要求6所述的半导体存储器件，其中，所述沟道包括多晶硅、锗、硅
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【专利技术属性】
技术研发人员：金承焕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：