一种芯片间数据高速传输方法和装置制造方法及图纸

本发明专利技术属于数据传输领域，针对现有技术中多个芯片间进行数据传输速率不高的技术问题，提供了一种芯片间数据高速传输方法和装置，该方法通过：步骤1依据所需要设计的片上系统的连接需求与技术指标，设置可调节的芯片连接结构；步骤2采用串行传输和光接口相结合的方式实现所述芯片间的数据传输。所述可调节的连接结构为：设置光收发模块在物理上与所述多个芯片可分离。在该结构下片上系统的连接链路充足，连接方式可调节，大大提高了各个芯片间传输的速率。输的速率。输的速率。

【技术实现步骤摘要】
一种芯片间数据高速传输方法和装置


[0001]本专利技术属于数据传输领域，尤其涉及一种芯片间数据高速传输方法和装置。

技术介绍

[0002]近年来，为提升芯片性能，通常在设计过程中提高芯片的工作频率并降低芯片的尺寸以达到更高的集成度，然而，这种方式会使芯片达到它的功率极限，为了避免这个问题，一般都采用多核芯片代替单核芯片，并且提出多块芯片进行连接的方法，来解决内存不够，处理速度较慢，以及单芯片功率极限等问题；比如说，中国专利技术专利（CN111124997A，申请公布日：2020年5月8日）公开了一种数据传输方法，该方法当需要将第一处理器核心的数据包向第二处理器核心发送时，先将第一处理器核心中的数据包传输至第一缓存区，并从第一缓存区获取数据包进行发送，这样即使在发送端数据写时钟的时钟频率高于发送端链路读时钟的时钟频率的情况下，第一处理器核心也不需要等待链路时钟的数据读取，而只需要按照发送端数据写时钟的时钟频率将数据包传输至第一缓存区后，即可进行下一个数据包的传输或者进行其他操作，同样的，数据接收操作也可以按照接收端链路读时钟的节律稳定进行，从而使两个不同时钟频率的连接芯片可以高效协同工作，大大扩展了连接主体之间的时钟适配范围，有效提高了数据传输效率。
[0003]上述方法虽然通过扩展两个连接芯片之间的时钟适配范围，提高了数据传输效率，然而，上述方法当应用于多个连接的芯片结构时，由于需要扩展的时钟范围较多，因此，处理过程将会变得复杂，因此在多个芯片连接时，提高传输效率的效果并不明显。

技术实现思路
/>[0004]本专利技术要解决的技术问题是针对上述技术方案的不足，提供一种新的芯片数据高速传输方法和装置。
[0005]本专利技术的一种芯片间数据高速传输方法，其特征在于，包括以下步骤：步骤1：依据所需要设计的片上系统的连接需求与主要技术指标，设置可调节的芯片连接结构；步骤2：采用串行传输和光接口相结合的方式实现所述芯片间的数据传输。
[0006]所述步骤2具体包括：采用高速差分串行的连接通信方式，所述高速差分串行的连接通信方式通过所述芯片上的高速收发器来完成，所述高速收发器兼容多种高速串行协议，且支持较高的传输速率，芯片内部的多位并行信号通过时分多路复用，最终转换成串行电信号以差分的形式在芯片间的传输；同时，通过高速收发器外接光收发模块和光纤，将高速差分的电信号再转化为光信号进行传输。
[0007]根据上述的芯片间数据高速传输方法，其特征在于，所述可调节的连接结构具体为：设置光收发模块在物理上与所述多个芯片可分离，若要更换所述多个芯片之间的连接通信方式，只需更改连接网络中光收发模块与光纤的连接方式。
[0008]根据上述的芯片间数据高速传输方法，其特征在于，所述步骤1中，所述连接需求具体为：实现多个芯片之间的网状互联；所述主要技术指标为：整体速率达到3000Gbps，单通道速率25 Gbps，连接链路≥40，处理器≥4。
[0009]根据上述的芯片间数据高速传输方法，其特征在于，选择网状连接结构作为芯片间的基本连接结构。
[0010]根据上述的芯片间数据高速传输方法，其特征在于，所述的可调节的芯片连接结构具体为：包括5块芯片，其中，芯片_A、芯片_B、芯片_C和芯片_D为交叉连接结构；同时设置芯片_X，增加固定的连接线用于所述芯片_X与所述芯片_A、芯片_B、芯片_C和芯片_D直接或间接连接。
[0011]根据上述的芯片间数据高速传输方法，其特征在于，所述芯片_A、芯片_B、芯片_C和芯片_D按照四方结构布局，两两交叉连接呈网状连接结构。
[0012]下面将针对高速收发器结构进行具体描述：高速收发器由发送端和接收端两部分组成，这两部分功能独立而且均包含物理媒介适配层（PMA）和物理编码子层（PCS）两个子层。PMA子层包含高速串并转换、预加重、后加重和时钟恢复等电路。PCS子层包含数据位宽转换、伪随机序列生成、8B/10B编解码、用于64B/66B和64B/67B编码数据传输的变速箱、缓冲区、通道绑定和极性翻转等电路等； 高速收发器发送端处理流程:首先数据经过接口进入发送端 PCS，根据需求选择是否进行8B/10B编码，若是传输64B/66B编码数据或者64B/67B编码数据，则不需要使用8B/10B编码功能，通过发送端 变速箱进行数据传输。选择是否经过发送端 Buffer和发送端极性翻转后将数据传送到发送端 PMA将低速并行数据转换为高速串行数据，还可以对数据进行预加重等操作。除此之外，发送端还可以自己产生PRBS7、PRBS15、PRBS23或PRBS31模式的伪随机校验数据； 高速收发器接收端处理流程:首先通过接收端 PMA将接收到的高速串行数据进行串并转换得到低速并行数据后传送到接收端 PCS，先进行极性反转选择，然后进行字对齐，然后选择是否进行8B/10B解码。若是传输64B/66B编码或64B/67B编码数据，则不使用8B/10B解码模块，通过接收端 变速箱进行传输，最后到达接收端接口处。
[0013]更进一步地，所述步骤2中串行传输的通信协议为SRIO协议，通过物理层、传输层完成数据的交换转发，交换节点依靠包的路由来实现其交换功能，在SRIO互联系统内，每个可寻址器件至少具有一个唯一的DeviceID，当通信节点产生数据包时，会将destID和sourceID放在包头，SRIO交换部件内部设有路由表将不同的DeviceID映射到物理端口，SRIO交换部件通过解析收到的包头取得当前包的destID和sourceID并输人路由表查找到相应的物理端口，完成查找后导通相应端口实现包的路由操作从而完成交换。
[0014]更进一步地，本实施例采用高速收发器连接光收发模块和光纤实现多芯片间高速光互连通信，因此在开展系统光接口设计之前，首先要进行光收发模块的选型，本文选型的依据主要为模块所支持的传输速率和通道密度，对于芯片_A至芯片_D，系统要求每块芯片实现十二通道6.25Gbps的高速收发链路，而光收发模块自身所占据的面积较大，因此在光收发模块的选型上更加注重通道密度，所述支持4路的光发送和4路的光接收，端口密度高，其单通道传输速率高达10.5Gbps，能够满足芯片_A至芯片_D中单通道6.25Gbps的高速收发指标要求，因此，在本实施例的设计中，为芯片_A至芯片_D总共配备了10个该型号的光接口
用于实现40路高速光互连收发；在完成光收发模块的选型后，便可进行光收发模块的光口电路设计，以芯片_A至芯片_D中所使用到的光接口为例，其接口方式为双面金手指插排，光接口总的电接口管脚数为38根，具有较高的集成度，因此在设计时应严格遵循其标准。
[0015]本专利技术还提供一种芯片间数据高速传输装置，其特征在于：包括多个芯片，以及光路收发模块，所述多个芯片和所述光路收发模块用于执行上述任一芯片间数据高速传输方法。
[0016]本专利技术还提供一种片上系统，其特征在于，包含所述的芯片间数据高速传输装置。
[0017]最终，本实施例所提供的高速芯片数据传输方本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片间数据高速传输方法，其特征在于，包括以下步骤：步骤1：依据所需要设计的片上系统的连接需求与技术指标，设置可调节的芯片连接结构；步骤2：采用串行传输和光接口相结合的方式实现多个芯片间的数据传输；所述步骤2具体包括：采用高速差分串行的连接通信方式，所述高速差分串行的连接通信方式通过所述芯片上的高速收发器来完成，所述高速收发器兼容多种高速串行协议，芯片内部的多位并行信号通过时分多路复用，最终转换成串行电信号以差分的形式在芯片间传输；同时，通过高速收发器外接光收发模块和光纤，将高速差分的电信号再转化为光信号进行传输；所述可调节的连接结构为：设置光收发模块在物理上与所述多个芯片可分离，若要更换所述多个芯片之间的连接通信方式，只需更改连接网络中光收发模块与光纤的连接方式。2.根据权利要求1所述的芯片间数据高速传输方法，其特征在于，所述步骤1中，所述连接需求具体为：实现多个芯片之间的网状互联；所述技术指标包括：整体速率达到3000Gbps，单通道速率25 Gbps，连接链路≥40，处理器≥4。3.根据权利要求1所述的芯片间数据高速传输方法，其特征在于，选择网状连接结构作为芯片间的基本连接结构。4.根据权利要求3所述的芯片间数据高速传输方法，其特征在于，所述的可调节的芯片连接结构具体为：包括5块芯片，其中，芯片_A、芯片_B、芯片_C和芯片_D为交叉连接结构；同时设置芯片_X，增加固定的连接线用于所述芯片_X与所述芯片_A、芯片_B、芯片_C和芯片_D直接或间接连接。5.根据权利要求4所述的芯片间数据高速传输方法，其特征在于，所述芯片_A、芯片_B、 芯片_C和芯片_D按照四方结构布局，两两交叉连接呈网状连接结构。6.根据权利要求1所述的芯片间数据高速传输方法，其特征在于，所述高速收发器由发送端和接收端两部分组成，这两部分功能独立而且均包含物理媒介适配层（PMA）和物理编码子层（PCS）两个子层，所述PMA子层包含高速串并转换、预加重、后加重和时钟恢复电路；所述PCS子层包含数据位宽转换、伪随机序列生成、8B/10B编解码、用于64B/6...

【专利技术属性】
技术研发人员：王嘉诚，张少仲，张栩，
申请(专利权)人：中诚华隆计算机技术有限公司，
类型：发明
国别省市：