本发明专利技术涉及在活动状态功率管理过程中改善延时及减少状态转变的方法和系统。通过基于网络刺激在较早的时间点前瞻性地开始Ｌ１退出来改善ＰＣＩ－ＥＬ１活动状态功率管理（ＡＳＰＭ）退出延时。改善的延时可实现更高级别的性能和响应度，同时支持ＡＳＰＭ的好处。本发明专利技术可通过缩减使用ＰＣＩ－Ｅ接口的处理过程中的延时来最小化操作成本。本发明专利技术可嵌入在网络接口控制器（ＮＩＣ）或任何其它具有支持ＡＳＰＭ的ＰＣＩ－Ｅ接口的设备内。
【技术实现步骤摘要】
本专利技术涉及计算机系统，具体涉及计算机系统中的PCI-E接口，更具体地说，涉及一种在活动状态功率管理过程中改善PCI-E L1 ASPM延时的方法和系统。
技术介绍
PCI-E(Peripheral Component Interconnect Express)接口应用于服务器、桌面型电脑和移动PC中。PCI-E的一个重要的省电特征是活动状态功率管理(ASPM)。当在特定PCI-E链路中启用了L1 ASPM且该链路处于非活动状态一段时间(例如几十或几百微秒)时，PCI-E链路将转变到L1状态，消耗比全功率(即全功能的L0(on)状态)少很多的功率。在L1状态下，PCI-E时钟被停止，PLL掉电以省电。但是，为了使设备开始DMA并通过PCI-E链路传送数据，该链路必须返回到L0状态。从L1转变到L0的过程不是瞬时的。这一转变时间期间被称为“L1退出延时”。L1退出延时从设备决定其需要进行PCI-E事务(例如DMA)并开始到L0的转变的时间点开始。L1退出延时在PCI-E链路已经完全转变到L0状态时结束。精确的L1退出延时取决于PCI-E链路两端的设备的设计，但若PLL未掉电该延时将大于20微秒，若PLL掉电则大于100微秒。吉比特和快速以太网控制器可使用PCI-E总线来连接PC，因为PCI-E是公共高速外围接口。此外，这些具有PCI-E接口的以太网控制器非常期望支持L1 ASPM，以便在接口为非活动状态期间PCI-E链路能自动置入低功率状态。但是，长时间的L1延时将对网络响应和性能产生负面影响。这是因为L1退出延时会影响一个网络工作站处理并响应由另一网络工作站发送的网络数据包所需的延时。在吉比特以太网速度下，在某些涉及对延时敏感的应用或基准-->的情况下即使10微秒的延时也是非常不期望出现的。设备的L1退出延时取决于该设备的物理层设计。在物理层设计的性能、成本和复杂度之间可以取得折衷。因此L1退出延时在稍小于10微秒到几百微秒的非常大的范围内。在PCI-E基准时钟以及PLL已掉电时，即使具有“较低”L1退出延时的设备也具有大于30(某些情况下大于100)微秒的从L1退出的延时，因为在向L0转变时，时钟需要重启，PLL需要重新获取时钟。比较本专利技术后续将要结合附图介绍的系统，现有技术的其它局限性和弊端对于本领域的普通技术人员来说是显而易见的。
技术实现思路
本专利技术提供了一种通过在较早的时间点前瞻性地开始转变来改善有效的PCI-E L1 ASPM退出延时的方法和系统，结合至少一幅附图进行了充分的展现和描述，并在权利要求中得到了更完整的阐述。根据本专利技术的一个方面，本专利技术提供了一种在活动状态功率管理过程中改善延时的方法，所述方法包括：进入低功率PCI-E状态；预测将需要全功率PCI-E状态的事务；基于所述预测到的事务转变到全功率PCI-E状态。优选地，预测所述事务包括调度一事件，其中所述事件在计时器期满时开始。优选地，所述事件包括状态更新。优选地，所述事件包括中断生成。优选地，所述事件包括传送统计值给主机。优选地，转变到全功率状态在一延时后发生。优选地，所述延时是基于时间的。优选地，预测所述事务包括：接收数据包；验证与所述数据包关联的地址。-->优选地，转变到全功率PCI-E状态在一延时后发生。优选地，所述延时是基于时间的。优选地，所述延时是基于接收到数据量的。优选地，所述延时是基于相对于数据包的长度接收到的数据的量的。优选地，所述方法包括：在转变到全功率PCI-E状态后校验数据包的错误，然后在非活动状态计时器期满后发起返回低功率(L1)状态的转变。根据本专利技术的一个方面，本专利技术还提供一种在活动状态功率管理过程中减少状态转变的方法，所述方法包括：预测一DMA事务；基于所述预测到的DMA事务重置一非活动状态计时器。根据本专利技术的另一方面，本专利技术提供一种在活动状态功率管理过程中改善延时的系统，所述系统包括：具有功率管理特征的接口，其中所述功率管理特征包括低功率PCI-E状态和全功率PCI-E状态；用于指示所述接口发起从低功率PCI-E状态到全功率PCI-E状态的转变的控制器，其中所述控制器预测对所述全功率PCI-E状态的需求。优选地，所述控制器是以太网MAC。优选地，所述控制器是WLAN控制器。优选地，所述控制器确定在发起从低功率PCI-E状态到全功率PCI-E状态的转变之前数据包已经通过了地址过滤。优选地，所述控制器在预测全功率PCI-E状态需求和发起转变之间产生一延时。优选地，所述延时是基于时间的。优选地，所述延时是基于接收的数据量的。优选地，所述延时是基于相对于数据包内的数据总量所接收的数据的量的。-->优选地，所述控制器以一个或多个速度操作。优选地，预测全功率PCI-E状态需求和发起转变之间的时间根据所述控制器的操作速度来确定。根据本专利技术的一个方面，本专利技术提供一种在活动状态功率管理过程中减少状态转变的系统，所述系统包括：具有功率管理特征的接口；用于在预测到DMA事务时重置非活动状态计时器的控制器。本专利技术的各种优点、各个方面和创新特征，以及其中所示例的实施例的细节，将在以下的描述和附图中进行详细介绍。附图说明图1是依据本专利技术第一实施例的改善PCI-E L1 ASPM退出延时的方法的流程图；图2是依据本专利技术第二实施例的改善PCI-E L1 ASPM退出延时的方法的流程图；图3是依据本专利技术实施例的改善PCI-E L1 ASPM退出延时的系统的示意图。具体实施方式下面将结合附图及实施例对本专利技术作进一步说明：本专利技术涉及通过基于网络刺激(network stimulus)在较早的时间点前瞻性地开始L1退出来改善PCI-E L1活动状态功率管理(ASPM)退出延时。改善的延时可实现更高级别的性能和响应度，同时支持ASPM的好处。本专利技术可嵌入在具有PCI-E接口支持ASPM的网络接口控制器(NIC)内。尽管以下的描述将结合PCI-E接口的特定实施例来给出，还有其它很多实施例也可以使用这些系统和方法。本专利技术还可缩减使用PCI-E接口的其它处理中的延时。根据本专利技术的不同实施例，智能NIC可基于网络刺激来预测比正常情况-->(正好在NIC必须发起DMA之前)更早地退出L1状态的需求。换言之，本专利技术使得NIC可正好在设备有待决的PCI-E事务(例如DMA读或写)准备发起之前发起从L1到L0的转变。根据本专利技术，NIC可前瞻性地发起从低功率的L1状态到全功率的L0状态的转变。通过预测并较早地发起该转变，可以将部分L1退出延时屏蔽，并且PCI-E链路可以更快地返回到L0状态。更快地回到L0状态可以改进支持PCI-E活动状态功率管理的网络控制器的性能和响应度。从L1到L0的转变可由设备在其被请求发起PCI-E事务后立即开始。若NIC接收到数据包，在DMA请求将该数据包发送给主存储器之前，该数据包将被全部缓存并被验证。吉比特(以及更快的)NIC可在请求DMA之前完全地缓存一数据包。较慢的NIC在请求DMA之前仅能缓存该数据包的一部分。为了缩减延时，可在设备真正地具有一待决PCI-E事务之前，基于预测(speculation)发起从L1到L0的转变。从L1到L0的转变可在NIC能够做出在近期极有可能需要进行DMA请求的决定时开始。这可以提本文档来自技高网...
【技术保护点】
一种在活动状态功率管理过程中改善延时的方法，其特征在于，所述方法包括： 进入低功率ＰＣＩ－Ｅ状态； 预测将需要全功率ＰＣＩ－Ｅ状态的事务； 基于所述预测到的事务转变到全功率ＰＣＩ－Ｅ状态。
【技术特征摘要】
US 2007-10-11 11/870,7561、一种在活动状态功率管理过程中改善延时的方法，其特征在于，所述方法包括：进入低功率PCI-E状态；预测将需要全功率PCI-E状态的事务；基于所述预测到的事务转变到全功率PCI-E状态。2、根据权利要求1所述的方法，其特征在于，预测所述事务包括调度一事件，其中所述事件在计时器期满时开始。3、根据权利要求2所述的方法，其特征在于，所述事件包括状态更新。4、根据权利要求2所述的方法，其特征在于，所述事件包括中断生成。5、根据权利要求2所述的方法，其特征在于，所述事件包括传送统计值给主机。6、一种在活动状态功率管理过程中减少状态转变的方法，其特征在于，所述方法包括：...
【专利技术属性】
技术研发人员：斯蒂文B林赛，
申请(专利权)人：美国博通公司，
类型：发明
国别省市：US[美国]
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