用于基板的管脚连线方法、装置、设备及介质制造方法及图纸

本公开提供了一种用于基板的管脚连线方法、装置、设备及介质，涉及计算机技术技术领域，尤其涉及集成电路领域、芯片封装领域及人工智能领域。实现方案为：确定基板的第一管脚矩阵中的基准管脚；基于确定的基准管脚，执行下述第一过程：在第一管脚矩阵中，检测基准管脚的符合预设条件的至少一个第一相邻管脚；响应于检测到基准管脚的相邻信号管脚中包括第一相邻管脚，在第二管脚矩阵中获取第一映射管脚并通过信号线连接该第一相邻管脚与第一映射管脚；选择至少一个第一相邻管脚中的一者作为更新的基准管脚；以及基于更新后的基准管脚，重复执行第一过程，直至检测到更新后的基准管脚不具有符合预设条件的第一相邻管脚。准管脚不具有符合预设条件的第一相邻管脚。准管脚不具有符合预设条件的第一相邻管脚。

【技术实现步骤摘要】
用于基板的管脚连线方法、装置、设备及介质


[0001]本公开涉及计算机技术
，尤其涉及集成电路领域、芯片封装领域及人工智能领域，具体涉及一种计算机执行的用于基板的管脚连线方法、装置、芯片、电子设备、计算机可读存储介质和计算机程序产品。

技术介绍

[0002]人工智能是研究使计算机来模拟人的某些思维过程和智能行为(如学习、推理、思考、规划等)的学科，既有硬件层面的技术也有软件层面的技术。人工智能硬件技术一般包括如传感器、专用人工智能芯片、云计算、分布式存储、大数据处理等技术；人工智能软件技术主要包括计算机视觉技术、语音识别技术、自然语言处理技术以及机器学习/深度学习、大数据处理技术、知识图谱技术等几大方向。
[0003]随着人工智能技术的发展，越来越多的应用基于人工智能技术取得了远超过传统算法的效果；深度学习是目前人工智能技术的核心技术。深度学习是数据密集型算法和计算密集型算法，也是快速迭代发展的算法。
[0004]传统的CPU、GPU、DSP等通用处理设备针对通用计算任务设计，在处理深度学习应用时，存在计算性能低、效能低等弊端，无法有效支持深度学习算法在数据中心等场景的大规模部署。基于ASIC/FPGA的深度学习专用加速设备，针对深度学习的计算特点，深度定制硬件结构，相对于传统的CPU、GPU、DSP等设备，可以实现更高的计算性能和计算效能。
[0005]在此部分中描述的方法不一定是之前已经设想到或采用的方法。除非另有指明，否则不应假定此部分中描述的任何方法仅因其包括在此部分中就被认为是现有技术。类似地，除非另有指明，否则此部分中提及的问题不应认为在任何现有技术中已被公认。

技术实现思路

[0006]本公开提供了一种计算机执行的用于基板的管脚连线方法、装置、芯片、电子设备、计算机可读存储介质和计算机程序产品。
[0007]根据本公开的一方面，提供了一种计算机执行的用于基板的管脚连线方法，包括：确定基板的第一管脚矩阵中的基准管脚，其中，基准管脚已完成连线；基于确定的基准管脚，执行第一过程，包括：在第一管脚矩阵中，检测基准管脚的符合预设条件的至少一个第一相邻管脚；响应于检测到基准管脚的相邻信号管脚中包括第一相邻管脚，针对至少一个第一相邻管脚中的每个第一相邻管脚，在基板的第二管脚矩阵中获取第一映射管脚并通过信号线连接该第一相邻管脚与第一映射管脚，以完成该第一相邻管脚的连线操作；基于至少一个第一相邻管脚的每个第一相邻管脚具有的第一信号管脚的数量，选择至少一个第一相邻管脚中的一者作为更新的基准管脚；以及基于更新后的基准管脚，重复执行第一过程，直至检测到更新后的基准管脚不具有符合预设条件的第一相邻管脚。
[0008]根据本公开的另一方面，提供了一种计算机执行的用于基板的管脚连线装置，包括：第一确定单元，被配置为确定基板的第一管脚矩阵中的基准管脚，其中，基准管脚已完
成连线；第一执行单元，被配置为基于确定的基准管脚，执行第一过程，第一执行单元包括：检测子单元，被配置为在第一管脚矩阵中，检测基准管脚的符合预设条件的至少一个第一相邻管脚；执行子单元，被配置为响应于检测到基准管脚的相邻信号管脚中包括第一相邻管脚，针对至少一个第一相邻管脚中的每个第一相邻管脚，在基板的第二管脚矩阵中获取第一映射管脚并通过信号线连接该第一相邻管脚与第一映射管脚，以完成该第一相邻管脚的连线操作；第一选择子单元，被配置为基于至少一个第一相邻管脚的每个第一相邻管脚具有的第一信号管脚的数量，选择至少一个第一相邻管脚中的一者作为更新的基准管脚；以及第二执行单元，被配置为基于更新后的基准管脚，重复执行第一过程，直至检测到更新后的基准管脚不具有符合预设条件的第一相邻管脚。
[0009]根据本公开的另一方面，提供了一种芯片，芯片的晶元根据上述计算机执行的用于基板的管脚连线方法在芯片的封装基板上进行管脚连线。
[0010]根据本公开的另一方面，提供了一种电子设备，包括：至少一个处理器；以及与至少一个处理器通信连接的存储器；其中存储器存储有可被至少一个处理器执行的指令，指令被至少一个处理器执行，以使至少一个处理器能够执行上述计算机执行的用于基板的管脚连线方法。
[0011]根据本公开的另一方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，其中，计算机指令用于使计算机执行上述计算机执行的用于基板的管脚连线方法。
[0012]根据本公开的另一方面，提供了一种计算机程序产品，包括计算机程序，其中，计算机程序在被处理器执行时实现上述计算机执行的用于基板的管脚连线方法。
[0013]根据本公开的一个或多个实施例，能够提升管脚连线的整体设计效率。
[0014]应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
[0015]附图示例性地示出了实施例并且构成说明书的一部分，与说明书的文字描述一起用于讲解实施例的示例性实施方式。所示出的实施例仅出于例示的目的，并不限制权利要求的范围。在所有附图中，相同的附图标记指代类似但不一定相同的要素。
[0016]图1示出了根据本公开的实施例的AI芯片中的控制器到内存芯片的信道结构示意图；
[0017]图2示出了根据本公开的实施例的可以在其中实施本文描述的各种方法的示例性系统的示意图；
[0018]图3示出了根据本公开的实施例的计算机执行的用于基板的管脚连线方法的流程图；
[0019]图4示出了根据本公开的一种示例性实施例的封装基板的第一管脚矩阵的管脚分布示意图；
[0020]图5示出了根据本公开的另一种示例性实施例的封装基板的第一管脚矩阵的管脚分布示意图；
[0021]图6示出了根据本公开的另一种示例性实施例的封装基板的第一管脚矩阵的管脚分布示意图；
[0022]图7示出了根据本公开的一种示例性实施例的管脚分布示意图；
[0023]图8示出了根据本公开的另一种示例性实施例的管脚分布示意图；
[0024]图9示出了根据本公开的示例性实施例的封装基板的待连线的第一管脚矩阵和第二管脚矩阵的管脚分布示意图；
[0025]图10示出了根据本公开的示例性实施例的封装基板的第一管脚矩阵和第二管脚矩阵的管脚连线示意图；
[0026]图11示出了根据本公开的示例性实施例的PCB的待连线的第一管脚矩阵和第二管脚矩阵的管脚分布示意图；
[0027]图12示出了根据本公开的示例性实施例的PCB的第一管脚矩阵和第二管脚矩阵的管脚连线示意图；
[0028]图13示出了本公开的示例性实施例的相邻管脚走线示意图；
[0029]图14示出了根据本公开的实施例与根据相关技术进行管脚连线的效果对比图；
[0030]图15示出了根据本公开的实施例的计算机执行的用于基板的管脚连线装置的结构框图；
[0031]图16示出了能够用于实现本公开的实施例的示例性电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种计算机执行的用于基板的管脚连线方法，所述方法包括：确定所述基板的第一管脚矩阵中的基准管脚，其中，所述基准管脚已完成连线；基于确定的基准管脚，执行第一过程，包括：在所述第一管脚矩阵中，检测所述基准管脚的符合预设条件的至少一个第一相邻管脚；响应于检测到所述基准管脚的相邻信号管脚中包括第一相邻管脚，针对所述至少一个第一相邻管脚中的每个第一相邻管脚，在所述基板的第二管脚矩阵中获取第一映射管脚并通过信号线连接该第一相邻管脚与所述第一映射管脚，以完成该第一相邻管脚的连线操作；基于所述至少一个第一相邻管脚的每个第一相邻管脚具有的第一信号管脚的数量，选择所述至少一个第一相邻管脚中的一者作为更新的基准管脚；以及基于更新后的基准管脚，重复执行所述第一过程，直至检测到更新后的基准管脚不具有符合所述预设条件的第一相邻管脚。2.根据权利要求1所述的方法，其中，所述在所述基板的第二管脚矩阵中获取第一映射管脚包括：响应于在所述第二管脚矩阵中获取到第二信号管脚，将所述第二信号管脚确定为所述第一映射管脚，其中，所述第二信号管脚与至少一个第二映射管脚中的每个第二映射管脚之间的距离均大于第一预设距离，所述至少一个第二映射管脚分别为至少一个第二相邻管脚相应的映射管脚，所述至少一个第二相邻管脚中的每个第二相邻管脚与当前正在执行连线操作的第一相邻管脚的距离均小于第二预设距离。3.根据权利要求2所述的方法，其中，所述在所述基板的第二管脚矩阵中获取第一映射管脚还包括：响应于在所述第二管脚矩阵中未获取到所述第二信号管脚，回溯至上一次连线操作，以重新确定上一次连线操作中处理的第一相邻管脚对应的第一映射管脚；以及响应于无法重新确定该第一映射管脚或在重新确定该第一映射管脚后仍未获取到所述第二信号管脚，继续依次回溯历史连线操作，直至获取到所述第二信号管脚。4.根据权利要求1
‑
3中任一项所述的方法，还包括：响应于未检测到更新后的基准管脚具有符合所述预设条件的第一相邻管脚并且所述第一管脚矩阵仍包含未连线的信号管脚，执行第二过程，包括：在所述未连线的信号管脚中，选择第一基准管脚以重新确定基准管脚；确定所述第一基准管脚相应的映射管脚，以通过信号线连接所述第一基准管脚与相应的映射管脚；以及基于所述第一基准管脚，重复执行所述第一过程和所述第二过程，直至所述第一管脚矩阵中的信号管脚均完成连线。5.根据权利要求4所述的方法，所述基板包括多个第一管脚矩阵和多个第二管脚矩阵，并且所述多个第一管脚矩阵的数量与所述多个第二管脚矩阵的数量相同，所述方法还包括：确定所述多个第一管脚矩阵与所述多个第二管脚矩阵之间的对应关系；以及基于所述多个第一管脚矩阵中的每个第一管脚矩阵以及该第一管脚矩阵相应的第二
管脚矩阵，对该第一管脚矩阵执行确定基准管脚的操作、所述第一过程和所述第二过程，直至该第一管脚矩阵中的信号管脚均完成连线。6.根据权利要求1
‑
5中任一项所述的方法，所述基板为用于封装晶元的封装基板。7.根据权利要求1
‑
5中任一项所述的方法，所述基板为印制电路板，所述基板包括多个走线层，所述方法还包括：对多个相邻管脚对中的每个相邻管脚对，使该相邻管脚对中的两信号管脚中至少一者的信号线由第一走线层走线，其中，所述多个相邻管脚对包括所述第一管脚矩阵中的至少一个第一相邻管脚对以及所述第二管脚矩阵中的至少一个第二相邻管脚对，所述第一相邻管脚对中的两信号管脚之间的距离小于第三预设距离，所述第二相邻管脚对中的两信号管脚之间的距离小于第四预设距离，所述第一走线层与表层走线层间隔的层数小于预设层数。8.根据权利要求7所述的方法，还包括：针对该相邻管脚对中的第三信号管脚相应的基板过孔，控制硬件设备对所述基板过孔中非信号通路部分的镀层进行背钻，其中，所述第三信号管脚的信号线由所述第一走线层走线。9.一种计算机执行的用于基板的管脚连线装置，所述装置包括：第一确定单元，被配置为确定所述基板的第一管脚矩阵中的基准管脚，其中，所述基准管脚已完成连线；第一执行单元，被配置为基于确定的基准管脚，执行第一过程，所述第一执行单元包括：检测子单元，被配置为在所述第一管脚矩阵中，检测所述基准管脚的符合预设条件的至少一个第一相邻管脚；执行子单元，被配置为响应于检测到所述基准管脚的相邻信号管脚中包括第一相邻管脚，针对所述至少一个第一相邻管脚中的每个第一相邻管脚，在所述基板的第二管脚矩阵中获取第一映射管脚并通过信号线连接该...

【专利技术属性】
技术研发人员：王国华，顾沧海，欧阳剑，张诚，
申请(专利权)人：昆仑芯北京科技有限公司，
类型：发明
国别省市：