【技术实现步骤摘要】
处理器以及隔离内存保护方法
[0001]本专利技术涉及一种可信计算，特别涉及可信计算中对隔离内存的访问控制。
技术介绍
[0002]可信计算是以硬件划分方式提高计算机系统安全性。例如，计算机系统的系统内存可划分出隔离内存，只准许具有权限的可信核存取。
[0003]如何实现对隔离内存的访问控制，为可信计算的一项重要课题。
技术实现思路
[0004]根据本申请一种实施方式实现的处理器具有可信核、一般核、以及由该可信核以及该一般核共用的最末级高速缓存。该一般核被禁止访问该隔离内存。该一般核的核内高速缓存与该最末级高速缓存组成多级高速缓存架构。该一般核生成内存访问请求，该多级高速缓存架构判断该内存访问请求是否命中该隔离内存，若命中，则排除该内存访问请求。
[0005]本申请更提出隔离内存的保护方法，包括：令处理器提供可信核，具有访问系统内存上隔离内存的权限，且禁止该处理器的一般核访问该隔离内存，其中，该处理器包括最末级高速缓存，由该可信核以及该一般核共用，且该一般核的核内高速缓存与该最末级高速缓存组成多级高速缓存架构；该一般核生成内存访问请求；以及该多级高速缓存架构判断该内存访问请求是否命中该隔离内存，若命中，则排除该内存访问请求。
[0006]根据本申请技术，在处理器核心内部即可实现对隔离内存的访问控制，可以提高处理器核心对隔离内存访问控制的效率。
[0007]下文特举实施例，并配合所附图示，详细说明本
技术实现思路
。
附图说明
[0008]图1图解隔离内存概念...
【技术保护点】
【技术特征摘要】
1.一种处理器，包括：可信核，具有访问系统内存上隔离内存的权限；一般核，被禁止访问该隔离内存；最末级高速缓存，由该可信核以及该一般核共用；其中：该一般核的核内高速缓存与该最末级高速缓存组成多级高速缓存架构；且该一般核生成内存访问请求，该多级高速缓存架构判断该内存访问请求是否命中该隔离内存，若命中，则排除该内存访问请求。2.如权利要求1的处理器，其中：该多级高速缓存架构还在该内存访问请求命中该隔离内存时，触发中断程序；且该多级高速缓存架构在自身预取地址命中该隔离内存时，不触发该中断程序。3.如权利要求1的处理器，其中：该一般核以一组特殊模块寄存器记载属该隔离内存的基址、以及尺寸，供该多级高速缓存架构比对，判断该内存访问请求是否命中该隔离内存。4.如权利要求3的处理器，其中：该一般核还通过该组特殊模块寄存器启动、或关闭该中断程序，并设定该中断程序的类型。5.如权利要求3的处理器，其中，该一般核令该组特殊模块寄存器提供：控制寄存器，标示是否启动隔离内存保护功能；基址寄存器，记载该隔离内存的基址；以及尺寸寄存器，记载该隔离内存的尺寸；其中，该控制寄存器、该基址寄存器、以及该尺寸寄存器各有锁死标示，该控制寄存器、该基址寄存器、以及该尺寸寄存器一经编辑，各自的锁死标示即被设置，不允许对该控制寄存器、该基址寄存器、以及该尺寸寄存器再作修改。6.如权利要求5的处理器，其中：该尺寸寄存器还以第一位标示是否进入该中断程序，并且以第二位、以及第三位区别该中断程序的类型；且该尺寸寄存器的该第三位标示该中断程序对应新类型，其中，该处理器为x86架构，且该新类型是由x86架构的中断向量表的保留、或自选栏，择一定义。7.如权利要求3的处理器，其中：若该隔离内存的区间为多个，则该组特殊模块寄存器是以多对寄存器，为该隔离内存记载不同区间的基址、以及尺寸。8.如权利要求1的处理器，其中：该一般核的核内高速缓存包括第一级高速缓存；该第一级高速缓存包括第一级监测器；该第一级监测器包括第一级命中逻辑；该第一级命中逻辑判断该内存访问请求是否命中该隔离内存，以设置第一级命中标志；随着该第一级命中标志的设置，该内存访问请求被排除；
若未设置该第一级命中标志，则判断与该内存访问请求对应的高速缓存内容是否早已缓存于该第一级高速缓存，以采用该缓存内容响应该内存访问请求，或将该内存访问请求往下一级高速缓存递送。9.如权利要求8的处理器，其中，该第一级命中逻辑包括：第一与门，接收该第一级访问地址、以及该隔离内存的尺寸；第二与门，接收该隔离内存的尺寸、以及基址；异或门，接收该第一与门的输出、以及该第二与门的输出；以及反相器，接收该异或门的输出，以产生该第一级命中标志。10.如权利要求8的处理器，其中：该一般核还以一组特殊模块寄存器启动、或关闭中断程序，并设定该中断程序的类型；该第一级高速缓存还包括命中处理逻辑；该中断程序的启动、或关闭状态，以及该中断程序的类型，是自该组特殊模块寄存器取出，再交予该命中处理逻辑参考；随着该第一级命中标志的设置，若该中断程序为启动状态，该命中处理逻辑根据该中断程序的类型，提供中断报告给该一般核的重排序缓存。11.如权利要求10的处理器，其中：该第一级高速缓存还包括第一级预取地址计算逻辑，基于输入该第一级高速缓存的第一级访问地址，产生第一级预取地址，输入该第一级监测器，运行该第一级命中逻辑；若该第一级命中标志由该第一级命中逻辑为该第一级预取地址设置，则该命中处理逻辑不动作。12.如权利要求11的处理器，其中，该第一级高速缓存为该一般核的数据高速缓存、或为该一般核的指令高速缓存。13.如权利要求11的处理器，其中：该第一级高速缓存经第二级高速缓存耦接该最末级高速缓存；该第二级高速缓存包括第二级监测器、以及第二级高速缓存比对逻辑，该第二级监测器包括第二级命中逻辑；该第二级高速缓存判断与该内存访...
【专利技术属性】
技术研发人员：管应炳，张俊杰，巩凡，李艳婷，刘奕蒲，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：
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