一种时钟停振检测电路及SOC芯片制造技术

本实用新型专利技术公开了一种时钟停振检测电路及SOC芯片，同步器的两个输入可分别与参考时钟和待测时钟连接，同步器的两个输出分别与异或门的两个输入连接，异或门的输出与三位计数器的第一输入连接，三位计数器的第二输入可与待测时钟连接，三位计数器的输出与第一D触发器的第一输入连接，第一D触发器的第二输入可与参考时钟连接，三位计数器的输出和第一D触发器的输出分别与比较器的两个输入连接，比较器的输出与第二D触发器的第一输入连接，第二D触发器的第二输入可与参考时钟连接，第二D触发器输出时钟检测信号。本实用新型专利技术的一种时钟停振检测电路，能够实时地监测时钟的状态，快速地检测出时钟是否停振，并上报检测结果。并上报检测结果。并上报检测结果。

【技术实现步骤摘要】
一种时钟停振检测电路及SOC芯片


[0001]本技术涉及芯片半导电体电路
，尤其涉及一种时钟停振检测电路及SOC芯片。

技术介绍

[0002]时钟信号为数字系统提供基本的频率信号，对于SOC芯片是不可或缺的，是SOC芯片正常工作最重要的信号之一。为了适用更多的应用场景，很多SOC芯片会同时支持使用片内的RC时钟以及片外的晶振时钟。片内RC时钟的可靠性高且成本较低，但是，时钟频率精度随着温度等因素变化范围较大，在出厂前需要做好校准，甚至还要做实时的温度补偿。片外晶振时钟的精度高且成本高，主要应用于对时钟精度要求较高的应用场景，比如无线通信、高精度定时等。
[0003]片外晶振时钟在芯片外部，有多种原因可能导致晶振时钟信号无法正常起阵，进而导致SOC芯片无法正常接收到晶振产生的时钟信号。导致晶振时钟无法正常工作的原因通常包括：晶振虚焊或者连锡、晶振损坏、晶振旁路电容不匹配等。
[0004]当前通常使用计数器的方式进行时钟停振检测，其检测逻辑具体如下所述。
[0005]如图1所示，使用一个计数器。在待测时钟域下进行计数，计满保持。全局复位信号可以复位计数器，将计数值清零，全局复位释放后打开计数使能则计数器开始计数，在每个待测时钟的上升沿加1。计数器计满后保持并产生计数器溢出信号，计数器溢出信号通过同步器同步到常开时钟，同步后的信号即为检测结果信号。如果待测时钟正常，则计数器能够累加到溢出，产生高电平的检测结果信号；如果待测时钟异常，则计数器值不累加或无法累加到最大值产生溢出有效信号。待测时钟正常工作情况下，计数器计满之后如果需要再次检测时钟停振，则需要将计数器复位。SOC系统在打开计数使能之后等待合适的时间再去检查检测结果，检测结果为高说明待测时钟正常，低说明待测时钟异常。
[0006]如图2中所示，使用两个计数器。其中计数器1在待测时钟域进行累加，计满溢出到0重新计数；计数器2在常开时钟域进行累加，计满保持。当计数器1大于等于预先设置好的比较阈值则产生计数器2复位信号，去复位计数器2。如果待测时钟正常的情况下，计数器1正常计数，则会周期性产生计数器复位信号，计数器2无法计满溢出；如果待测时钟异常，则计数器2复位信号无法产生，则计数器2可以计到溢出，产生的计数器2溢出信号作为检测结果，高表示待测时钟异常，低表示待测时钟正常。
[0007]现有技术中，当SOC芯片无法接收到正常的晶振时钟信号时，有可能会导致SOC无法正常工作甚至停止工作，从而也无法上报错误信息，导致系统面临死机的风险。

技术实现思路

[0008]为解决
技术介绍
中存在的技术问题，本技术提出一种时钟停振检测电路，能够实时地监测时钟的状态，快速地检测出时钟是否停振，并上报检测结果。
[0009]本技术提出一种时钟停振检测电路，包括：同步器、异或门、三位计数器、第一
D触发器，比较器、第二D触发器；
[0010]同步器的两个输入可分别与参考时钟和待测时钟连接，同步器的两个输出分别与异或门的两个输入连接，异或门的输出与三位计数器的第一输入连接，三位计数器的第二输入可与待测时钟连接，三位计数器的输出与第一D触发器的第一输入连接，第一D触发器的第二输入可与参考时钟连接，三位计数器的输出和第一D触发器的输出分别与比较器的两个输入连接，比较器的输出与第二D触发器的第一输入连接，第二D触发器的第二输入可与参考时钟连接，第二D触发器输出时钟检测信号。
[0011]优选地，同步器具有两个输入端和两个输出端；输入端D可与参考时钟连接，输入端clk可与待测时钟连接，输出端SYN2和SYN3分别与异或门的两个输入端连接。
[0012]优选地，异或门具有两个输入端和一个输出端；两个输入端分别与同步器的输出端SYN2和SYN3连接；输出端与三位计数器的输入端en连接。
[0013]优选地，三位计数器具有两个输入端和一个输出端；输入端clk可与待测时钟连接，输入端en与异或门的输出端连接；输出端cnt[2:0]与第一D触发器和比较器连接。
[0014]优选地，第一D触发器具有两个输入端和一个输出端；第一输入端D与三位计数器的输出端cnt[2:0]连接，第二输入端可与参考时钟连接；输出端Q与比较器连接。
[0015]优选地，比较器具有两个输入端和一个输出端；第一输入端与三位计数器的输出端cnt[2:0]端连接，第二输入端与第一D触发器的输出端Q连接；输出端与第二D触发器连接；
[0016]优选地，第二D触发器具有两个输入端和一个输出端；第一输入端D与比较器的输出端连接，第二输入端可与参考时钟连接；输出端Q输出时钟检测信号。
[0017]本技术提出了一种SOC芯片，包括中央处理器CPU、片内总线、晶振电路、RC时钟电路、时钟分频电路、系统控制/时钟选择电路，集成了上述的时钟停振检测电路；
[0018]系统控制/时钟选择电路通过片内总线挂载在中央处理器CPU上；
[0019]晶振电路与时钟停振检测电路连接，时钟分频与时钟停振检测电路连接，RC时钟电路与时钟分频电路连接；晶振电路、时钟停振检测电路、时钟分频电路、RC时钟电路分别与系统控制/时钟选择电路连接。
[0020]本技术的一种时钟停振检测电路中，包括：同步器、异或门、三位计数器、第一D触发器，比较器、第二D触发器。使用异或门在待测时钟的时钟域下检测参考时钟的跳变沿，当参考时钟信号发生上升沿或者下降沿的跳变时，产生一个高电平信号使得三位计数器的计数值加1，D触发器计数值延迟一个时钟周期后与原计数值通过比较器进行比较。如果待测时钟正常工作，则两者不相等，比较器始终输出0；如果待测时钟停振，则计数器停止计数并保持原计数值，一个参考时钟周期后，比较器的两个输入值相等，比较器的输出信号变为1。比较器的输出信号经过D触发器延迟一个时钟周期后输出信号，通知系统或其它模块当前时钟停振检测结果。如果待测时钟停振，可以在三个参考时钟周期内快速地检测出来，并上报检测结果。通过实时地监测时钟的状态，可以快速地检测出时钟是否停振，并上报检测结果。
附图说明
[0021]图1为典型的一个计数器下的时钟停振检测电路的结构示意图。
[0022]图2为典型的两个计数器下的时钟停振检测电路的结构示意图。
[0023]图3为本技术的实施例中一种时钟停振检测电路的结构示意图。
[0024]图4为本技术的实施例中同步器的电路结构示意图。
[0025]图5为本技术的实施例中待测时钟正常工作时的信号时序图。
[0026]图6为本技术的实施例中待测时钟停振后的信号时序图。
[0027]图7为本技术中一种SOC芯片的结构示意图。
具体实施方式
[0028]本技术提出一种时钟停振检测电路，使用片内RC时钟实时地监测晶振时钟，当检测到晶振时钟停振时上报系统，SOC系统可以自动切换到片内RC时钟。SOC使用RC时钟可以保持基本的功能继续工作，进行本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟停振检测电路，其特征在于，包括：同步器(10)、异或门(20)、三位计数器(30)、第一D触发器(40)，比较器(50)、第二D触发器(60)；同步器(10)的两个输入可分别与参考时钟和待测时钟连接，同步器(10)的两个输出分别与异或门(20)的两个输入连接，异或门的输出与三位计数器(30)的第一输入连接，三位计数器(30)的第二输入可与待测时钟连接，三位计数器(30)的输出与第一D触发器(40)的第一输入连接，第一D触发器(40)的第二输入可与参考时钟连接，三位计数器(30)的输出和第一D触发器(40)的输出分别与比较器(50)的两个输入连接，比较器(50)的输出与第二D触发器(60)的第一输入连接，第二D触发器的第二输入可与参考时钟连接，第二D触发器输出时钟检测信号。2.根据权利要求1所述的一种时钟停振检测电路，其特征在于，同步器(10)具有两个输入端和两个输出端；输入端D可与参考时钟连接，输入端clk可与待测时钟连接，输出端SYN2和SYN3分别与异或门(20)的两个输入端连接。3.根据权利要求1所述的一种时钟停振检测电路，其特征在于，异或门(20)具有两个输入端和一个输出端；两个输入端分别与同步器(10)的输出端SYN2和SYN3连接；输出端与三位计数器(30)的输入端en连接。4.根据权利要求1所述的一种时钟停振检测电路，其特征在于，三位计数器(30)具有两个输入端和一个...

【专利技术属性】
技术研发人员：朱艳亮，王宇浩，刘方海，崔同杰，张魏，
申请(专利权)人：上海智创文达微电子有限公司，
类型：新型
国别省市：