双芯片半导体封装及其制备方法技术

本公开提供一种半导体封装和该半导体封装的制备方法。该半导体封装包括一封装基底、一第一半导体芯片、一第二半导体芯片、一第一封装胶和一第二封装胶。该封装基底具一第一侧和远离该第一侧的一第二侧，该第二侧具有从该第二侧的一平面部分凹入的一凹陷。该第一半导体芯片被附着到该封装基底的该第一侧。该第二半导体芯片被附着到该凹陷的一凹面。该第一封装胶覆盖该封装基底的该第一侧并封装该第一半导体芯片。该第二封装胶填满该凹陷并封装该第二半导体芯片。第二半导体芯片。第二半导体芯片。

【技术实现步骤摘要】
双芯片半导体封装及其制备方法
[0001]交叉引用
[0002]本申请案主张2021年4月28日申请的美国正式申请案第17/243,208 号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文 中。


[0003]本公开涉及一种半导体封装及其制备方法。特别涉及一种双芯片半导 体封装及其制备方法。

技术介绍

[0004]最近电子学的发展是朝着更紧凑的半导体封装发展。为了满足对更小 更薄的半导体封装的需求，包含多个半导体芯片的半导体封装(“多芯片封 装”)已经被开发出来。多芯片封装被广泛用于各种应用，如笔记本电脑和 移动电话。与单芯片封装相比，多芯片封装具有小型化、低重量和高安装 密度的优点。
[0005]多芯片封装可分为堆叠型封装和平行对齐型封装。堆叠型封装包括堆 叠在封装基底上的半导体芯片，而平行对准型封装包括并排设置在封装基 底上的半导体芯片。堆叠型封装减少了安装面积，而平行对准型封装则简 化了制备过程并减少了封装厚度。然而，无论是堆叠式封装还是平行排列 式封装，从半导体芯片到输入/输出(I/O)的引导(routing)路径是不一致的。这 种不一致可能导致特定半导体芯片(例如堆叠型封装中的顶部半导体芯片) 的信号延迟，并可能限制半导体封装的操作频率。
[0006]上文的“现有技术”说明仅提供
技术介绍
，并未承认上文的“现有技 术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有 技术”的任何说明均不应作为本案的任一部分。

技术实现思路

[0007]本公开一实施例提供一种半导体封装。该半导体封装包括：一封装基 底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从该第 二侧的一平面部分凹入的一凹陷；一第一半导体芯片，附着到该封装基底 的该第一侧；一第二半导体芯片，附着到该凹陷的一凹面；一第一封装胶， 覆盖该封装基底的该第一侧并封装该第一半导体芯片；以及一第二封装胶， 填充该凹陷并封装该第二半导体芯片。
[0008]本公开另一实施例提供一种半导体封装。该半导体封装包括：一封装 基底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从该 第二侧的一平面部分凹入的一凹陷；一第一半导体芯片，附着到该封装基 底的该第一侧，其中该第一半导体芯片的一主动面朝向该封装基底；以及 一第二半导体芯片，附着到该凹陷的一凹面并与该第一半导体芯片重叠， 其中该第二半导体芯片的一主动面朝向该封装基底该第二侧的该凹面。
[0009]本公开又一实施例提供一种半导体封装的制备方法。该制备方法包括： 提供一封装基底，具有一第一侧和与该第一侧相对的一第二侧；从该第二 侧移除该封装基底的一部
分，以形成具有从该封装基底的该第二侧的一平 面部分凹入的一凹陷；将一第一半导体芯片附着在该封装基底的该第一侧； 将一半导体芯片附着在该凹陷的一凹面；用一第一封装胶封装该第一半导 体芯片；以及将一第二封装胶填充到该凹陷以封装该第二半导体芯片。
[0010]上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公 开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特 征及优点将描述于下文。本公开所属
中技术人员应了解，可相当 容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工 艺而实现与本公开相同的目的。本公开所属
中技术人员亦应了解， 这类等效建构无法脱离权利要求所定义的本公开的构思和范围。
附图说明
[0011]参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请 案的揭示内容，附图中相同的元件符号指相同的元件。
[0012]图1A例示本公开一些实施例的一半导体封装的截面示意图。
[0013]图1B例示本公开一些实施例的每个半导体芯片的主动面(active surface) 的平面示意图。
[0014]图1C例示本公开一些实施例的第一半导体芯片和封装基底在该半导 体封装的顶侧的配置。
[0015]图1D例示本公开一些实施例的第二半导体芯片和封装基底在该半导 体封装的底侧的配置的平面示意图。
[0016]图2例示本公开一些实施例，标明布线路径(从第一和第二半导体芯片 延伸到电连接器之一)的该半导体封装的截面示意图。
[0017]图3例示本公开一实施例的半导体封装的制备方法的流程图。
[0018]图4A至图4H说明在图3所示制备过程中各个阶段的中间结构的截面 示意图。
[0019]图5例示本公开一些实施例的另一半导体封装的截面示意图。
[0020]图6例示本公开一实施例的该另一半导体封装的制备方法的流程图。
[0021]图7A至图7B说明在图6所示制备过程中各个阶段的中间结构的截面 示意图。
[0022]图8A例示本公开一些实施例的又一半导体封装的截面示意图。
[0023]图8B例示本公开一些实施例的该又一半导体封装中第一半导体芯片 的该主动面的平面示意图。
[0024]附图标记说明：
[0025]10：半导体封装
[0026]20：半导体封装
[0027]30：半导体封装
[0028]100a：第一半导体芯片
[0029]100b：第二半导体芯片
[0030]102：封装基底
[0031]104：电路
[0032]106：介电层
[0033]106a：部分叠层
[0034]108：封装胶
[0035]108'：封装胶
[0036]110：封装胶
[0037]112：电连接器
[0038]112'：电连接器
[0039]400：初始封装基底
[0040]402：封装胶
[0041]700：封装胶
[0042]800：接合线
[0043]AS：主动面
[0044]BS：背面
[0045]CC：凹陷
[0046]CP：电连接器
[0047]RL：重分布线
[0048]RP：重分布垫
[0049]RP1：布线路径
[0050]RP2：布线路径
[0051]RS：凹面
[0052]S1：第一侧
[0053]S11：步骤
[0054]S13：步骤
[0055]S15：步骤
[0056]S17：步骤
[0057]S19：步骤
[0058]S2：第二侧
[0059]S21：步骤
[0060]S23：步骤
[0061]S25：步骤
[0062]S27：步骤
具体实施方式
[0063]以下公开内容提供用于实作本专利技术的不同特征的诸多不同的实施例或 实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。 当然，该些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限 于所公开范围或值，而是可相依于工艺条件及/或装置的所期望本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，包括：一封装基底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从该第二侧的一平面部分凹入的一凹陷；一第一半导体芯片，附着到该封装基底的该第一侧；一第二半导体芯片，附着到该凹陷的一凹面；一第一封装胶，覆盖该封装基底的该第一侧并封装该第一半导体芯片；以及一第二封装胶，填充该凹陷并封装该第二半导体芯片。2.如权利要求1所述的半导体封装，其中该第一半导体芯片与该第二半导体芯片重叠。3.如权利要求1所述的半导体封装，其中该凹陷的一深度大于该第二半导体芯片的一高度。4.如权利要求3所述的半导体封装，其中该第二半导体芯片的一底面从该封装基底的该第二侧的该平面部分凹入，并由该第二封装胶的一底面部分覆盖。5.如权利要求1所述的半导体封装，其中该凹陷的一深度实质上等于该第二半导体芯片的一高度。6.如权利要求5所述的半导体封装，其中该第二半导体芯片的一底面与该第二封装胶的一底面以及该封装基底的该第二侧的该平面部分实质上共面。7.如权利要求1所述的半导体封装，还包括：一电连接器，设置在该封装基底该第二侧的该平面部分。8.如权利要求7所述的半导体封装，其中该第二封装胶和该第二半导体芯片被该电连接器横向包围。9.如权利要求1所述的半导体封装，其中该第一封装胶更沿该封装基底的一侧壁延伸。10.如权利要求1所述的半导体封装，其中该第一封装胶的一侧壁与该封装基底的一侧壁实质上共面。11.一种半导体封装，包括：一封装基底，具有一第一侧和远离该第一侧的一第二侧，其中该第二侧具有从该第二侧的一平面部分凹入的一凹陷；一第一半导体芯片，附着到该封装基底的该第一侧，其中该第一半导体芯片的一主动面朝向该封装基底；以及一第二半导体芯片，附着到该凹陷的一凹面并与该第一半导体芯片重叠，其中该第二半...

【专利技术属性】
技术研发人员：杨吴德，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：