延迟锁相环电路的控制电路及存储器制造技术

本公开提供一种延迟锁相环电路的控制电路及存储器，包括：信号调节模块接收第一时钟信号和读脉冲信号，用于基于第一时钟信号生成至少一个采样时钟信号，并基于至少一个采样时钟信号和读脉冲信号，生成并输出第一脉冲信号；主信号生成模块接收读脉冲信号，用于基于读脉冲信号生成并输出主信号；从信号生成模块连接信号调节模块，用于基于接收的第一脉冲信号生成并输出从信号；使能信号生成模块与主信号生成模块和从信号生成模块连接，用于基于接收的主信号和从信号生成并输出使能信号，使能信号用于开启或关闭延迟锁相环电路。本公开基于读脉冲信号和采样时钟信号控制延迟锁相环的开启时刻及开启时长，无需设置模式寄存器，优化了控制电路。优化了控制电路。优化了控制电路。

【技术实现步骤摘要】
延迟锁相环电路的控制电路及存储器


[0001]本公开涉及存储器领域，尤其涉及一种延迟锁相环电路的控制电路及存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)在进行读操作时，需要开启延迟锁相环(Delay Lock Loop，简称DLL)，用来消除内部时钟与外部时钟的时钟偏移，进而保证外部时钟、数据选通信号(DQS)以及数据输出信号(DQ)三者在边沿上对齐。
[0003]相关技术中，DLL控制电路较为复杂，需要引用模式寄存器中设定的与读操作相关的时长参数来确定延迟锁相环电路的开启时间。其中，与读操作相关的时长参数，例如列地址选通脉冲潜伏期(Column Address Strobe，Latency简称CL)、突发长度(Burst Lengths，简称BL)等。
[0004]因此，如何优化DLL的控制电路是需要解决的问题。

技术实现思路

[0005]本公开提供一种延迟锁相环电路的控制电路及存储器，优化了延迟锁相环的控制电路。
[0006]根据一些实施例，本公开第一方面提供一种延迟锁相环电路的控制电路，包括：信号调节模块，主信号生成模块，从信号生成模块，使能信号生成模块；
[0007]信号调节模块接收第一时钟信号和读脉冲信号，用于基于第一时钟信号生成至少一个采样时钟信号，并基于至少一个采样时钟信号和读脉冲信号，生成并输出第一脉冲信号；
[0008]主信号生成模块接收读脉冲信号，用于基于读脉冲信号生成并输出主信号；
[0009]从信号生成模块连接信号调节模块，用于基于接收的第一脉冲信号生成并输出从信号；
[0010]使能信号生成模块与主信号生成模块和从信号生成模块连接，用于基于接收的主信号和从信号生成并输出使能信号，使能信号用于开启或关闭延迟锁相环电路。
[0011]一些实施例中，信号调节模块用于根据至少一个采样时钟信号确定第一脉冲信号的有效电平的起始时刻；主信号生成模块用于根据读脉冲信号控制主信号的有效电平的起始时刻和结束时刻；从信号生成模块用于根据第一脉冲信号控制确定从信号的有效电平的起始时刻；使能信号生成模块用于根据主信号确定使能信号的有效电平的起始时刻以及根据从信号确定使能信号的有效电平的结束时刻。
[0012]一些实施例中，至少一个采样时钟信号的数量为一个；信号调节模块包括第一调节单元和第一输出单元；
[0013]第一调节单元的输入端接收第一时钟信号，用于基于第一时钟信号，生成并输出第一采样时钟信号，其中，第一采样时钟信号的时钟周期为T1；
[0014]第一输出单元的第一输入端接收第一采样时钟信号，第一输出单元的第二输入端接收读脉冲信号；第一输出单元用于基于第一采样时钟信号对读脉冲信号进行采样，生成并输出第一脉冲信号；
[0015]其中，第一脉冲信号的有效电平的起始时刻为第一采样时钟信号的触发沿采样到读脉冲信号处于有效电平的时刻；第一脉冲信号的有效电平维持时间为第一采样时钟信号的一个时钟周期T1。
[0016]一些实施例中，第一调节单元包括级联的多个第一触发器；
[0017]首个第一触发器的时钟控制端作为第一调节单元的输入端，接收第一时钟信号；
[0018]每级第一触发器的反相输出端与自身的输入端连接；除首个第一触发器之外的其他第一触发器的时钟控制端均与前一级触发器的正相输出端连接；
[0019]最后一级第一触发器的正相输出端输出第一采样时钟信号。
[0020]一些实施例中，第一输出单元包括第一延迟单元和第二触发器；
[0021]第一延迟单元的输入端作为第一输出单元的第二输入端，接收读脉冲信号；第一延迟单元用于生成并输出延迟后的读脉冲信号；
[0022]第二触发器的输入端连接延迟后的读脉冲信号；第二触发器的时钟控制端作为第一输出单元的第一输入端，接收第一采样时钟信号；第二触发器的反相输出端输出第一脉冲信号；第二触发器，用于基于第一采样时钟信号，对延迟后的读脉冲信号进行采样。
[0023]一些实施例中，至少一个采样时钟信号的数量为两个；信号调节模块包括第二调节单元、第三调节单元和第二输出单元；
[0024]第二调节单元的输入端接收第一时钟信号，用于基于第一时钟信号，生成并输出第二采样时钟信号，其中，第二采样时钟信号的时钟周期为T2；
[0025]第三调节单元的输入端接收第二采样时钟信号，用于基于第二采样时钟信号，生成并输出第三采样时钟信号，其中，第三采样时钟信号的时钟周期为T3；
[0026]第二输出单元的第一输入端接收第二采样时钟信号，第二输出单元的第二输入端接收第三采样时钟信号，第二输出单元的第三输入端接收读脉冲信号；第二输出单元用于基于第三采样时钟信号对读脉冲信号进行采样，生成并输出第二脉冲信号，以及基于第二采样时钟信号对第二脉冲信号进行采样，生成并输出第一脉冲信号；
[0027]其中，第二脉冲信号的有效电平的起始时刻为第三采样时钟信号的触发沿采样到读脉冲信号处于有效电平的时刻；第二脉冲信号的有效电平维持时间为第三采样时钟信号的一个时钟周期T3；第一脉冲信号的有效电平的起始时刻为第二采样时钟信号的触发沿首次采样到第二脉冲信号处于有效电平的时刻；第一脉冲信号的有效电平维持时间为第三采样时钟信号的一个时钟周期T3。
[0028]一些实施例中，第二输出单元包括第二延迟单元、第三触发器和第四触发器；
[0029]第二延迟单元的输入端作为第二输出单元的第三输入端，接收读脉冲信号；第二延迟单元用于生成并输出延迟后的读脉冲信号；
[0030]第三触发器的输入端接收延迟后的读脉冲信号；第三触发器的时钟控制端作为第二输出单元的第一输入端，接收第三采样时钟信号64T；第三触发器的正相输出端输出第二脉冲信号；第三触发器，用于基于第三采样时钟信号，对延迟后的读脉冲信号进行采样；
[0031]第四触发器的输入端接收第二脉冲信号；第四触发器的时钟控制端作为第二输出
单元的第二输入端，接收第二采样时钟信号16T，第四触发器的反相输出端输出第一脉冲信号；第四触发器，用于基于第二采样时钟信号，对第二脉冲信号进行采样。
[0032]一些实施例中，第二调节单元包括级联的多个第五触发器；
[0033]首个第五触发器的时钟控制端作为第二调节单元的输入端，接收第一时钟信号；
[0034]每级第五触发器的反相输出端与自身的输入端连接；除首个第五触发器之外的其他第五触发器的时钟控制端均与前一级第五触发器的正相输出端连接；
[0035]最后一级第五触发器的正相输出端输出第二采样时钟信号。
[0036]一些实施例中，第三调节单元包括级联的多个第六触发器；
[0037]首个第六触发器的时钟控制端作为第三调节单元的输入端，接收第二采样时钟信号；
[0038]每级第六触发器的反相输出端与自身的输入端连接；除首个第六触发器之外的其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种延迟锁相环电路的控制电路，其特征在于，包括：信号调节模块，主信号生成模块，从信号生成模块，使能信号生成模块；所述信号调节模块接收第一时钟信号和读脉冲信号，用于基于所述第一时钟信号生成至少一个采样时钟信号，并基于所述至少一个采样时钟信号和所述读脉冲信号，生成并输出第一脉冲信号；所述主信号生成模块接收所述读脉冲信号，用于基于所述读脉冲信号生成并输出主信号；所述从信号生成模块连接所述信号调节模块，用于基于接收的所述第一脉冲信号生成并输出从信号；所述使能信号生成模块与所述主信号生成模块和所述从信号生成模块连接，用于基于接收的所述主信号和所述从信号生成并输出使能信号，所述使能信号用于开启或关闭延迟锁相环电路。2.根据权利要求1所述的控制电路，其特征在于，所述信号调节模块用于根据所述至少一个采样时钟信号确定所述第一脉冲信号的有效电平的起始时刻；所述主信号生成模块用于根据所述读脉冲信号控制所述主信号的有效电平的起始时刻和结束时刻；所述从信号生成模块用于根据所述第一脉冲信号控制确定所述从信号的有效电平的起始时刻；所述使能信号生成模块用于根据所述主信号确定所述使能信号的有效电平的起始时刻以及根据所述从信号确定所述使能信号的有效电平的结束时刻。3.根据权利要求1所述的控制电路，其特征在于，所述至少一个采样时钟信号的数量为一个；所述信号调节模块包括第一调节单元和第一输出单元；所述第一调节单元的输入端接收所述第一时钟信号，用于基于所述第一时钟信号，生成并输出第一采样时钟信号，其中，第一采样时钟信号的时钟周期为T1；所述第一输出单元的第一输入端接收所述第一采样时钟信号，所述第一输出单元的第二输入端接收所述读脉冲信号；所述第一输出单元用于基于所述第一采样时钟信号对所述读脉冲信号进行采样，生成并输出所述第一脉冲信号；其中，所述第一脉冲信号的有效电平的起始时刻为所述第一采样时钟信号的触发沿采样到所述读脉冲信号处于有效电平的时刻；所述第一脉冲信号的有效电平维持时间为所述第一采样时钟信号的一个时钟周期T1。4.根据权利要求3所述的控制电路，其特征在于，所述第一调节单元包括级联的多个第一触发器；首个所述第一触发器的时钟控制端作为所述第一调节单元的输入端，接收所述第一时钟信号；每级所述第一触发器的反相输出端与自身的输入端连接；除首个所述第一触发器之外的其他所述第一触发器的时钟控制端均与前一级所述触发器的正相输出端连接；最后一级所述第一触发器的正相输出端输出所述第一采样时钟信号。5.根据权利要求3所述的控制电路，其特征在于，所述第一输出单元包括第一延迟单元
和第二触发器；所述第一延迟单元的输入端作为所述第一输出单元的第二输入端，接收所述读脉冲信号；所述第一延迟单元用于生成并输出延迟后的所述读脉冲信号；所述第二触发器的输入端连接延迟后的所述读脉冲信号；所述第二触发器的时钟控制端作为所述第一输出单元的第一输入端，接收所述第一采样时钟信号；所述第二触发器的反相输出端输出所述第一脉冲信号；所述第二触发器，用于基于所述第一采样时钟信号，对延迟后的所述读脉冲信号进行采样。6.根据权利要求1所述的控制电路，其特征在于，所述至少一个采样时钟信号的数量为两个；所述信号调节模块包括第二调节单元、第三调节单元和第二输出单元；所述第二调节单元的输入端接收所述第一时钟信号，用于基于所述第一时钟信号，生成并输出第二采样时钟信号，其中，第二采样时钟信号的时钟周期为T2；所述第三调节单元的输入端接收所述第二采样时钟信号，用于基于所述第二采样时钟信号，生成并输出所述第三采样时钟信号，其中，第三采样时钟信号的时钟周期为T3；所述第二输出单元的第一输入端接收所述第二采样时钟信号，所述第二输出单元的第二输入端接收所述第三采样时钟信号，所述第二输出单元的第三输入端接收所述读脉冲信号；所述第二输出单元用于基于所述第三采样时钟信号对所述读脉冲信号进行采样，生成并输出第二脉冲信号，以及基于所述第二采样时钟信号对所述第二脉冲信号进行采样，生成并输出所述第一脉冲信号；其中，所述第二脉冲信号的有效电平的起始时刻为所述第三采样时钟信号的触发沿采样到所述读脉冲信号处于有效电平的时刻；所述第二脉冲信号的有效电平维持时间为所述第三采样时钟信号的一个时钟周期T3；所述第一脉冲信号的有效电平的起始时刻为所述第二采样时钟信号的触发沿首次采样到所述第二脉冲信号处于有效电平的时刻；所述第一脉冲信号的有效电平维持时间为所述第三采样时钟信号的一个时钟周期T3。7.根据权利要求6所述的控制电路，其特征在于，所述第二输出单元包括第二延迟单元、第三触发器和第四触发器；所述第二延迟单元的输入端作为所述第二输出单元的第三输入端，接收所述读脉冲信号；所述第二延迟单元用于生成并输出延迟后的所述读脉冲信号；所述第三触发器的输入端接收延迟后的所述读脉冲信号；所述第三触发器的时钟控制端作为所述第二输出单元的第一输入端，接收所述第三采样时钟信号；所述第三触发器的正相输出端输出所述第二脉冲信号；所述第三触发器，用于基于所述第三采样时钟信号，对延迟后的所述读脉冲信号进行采样；所述第四触发器的输入端接收所述第二脉冲信号；所述第四触发器的时钟控制端作为所述第二输出单元的第二输入端，接收所述第二采样时钟信号，所述第四触发器的反相输出...

【专利技术属性】
技术研发人员：常利平，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：