【技术实现步骤摘要】
【技术保护点】
一种ＰＤＨ（准同步数字分级结构）低速信号转换系统ＤＰＬＬ（数字式锁相环），其是采用包括主环路和辅助环路的完全辅助系统ＤＰＬＬ（数字式锁相环）的清除电路， 所述主环路包括： 一个用于调节频率从而对基准时钟信号增加或减少脉冲的频率调节器； 一个用于输出低速辅助时钟信号并同时对按Ｒ调节的所述基准时钟频率分频的Ｒ分频器； 用于分别按Ｎ对高速辅助时钟信号和低速辅助时钟信号进行分频的第一、第二Ｎ分频器； 一个比较第一、二Ｎ分频器的输出的表示多个相位超前到１８０度相位差的一个超前相位脉冲以及表示多个相位滞后到１８０度相位差的一个滞后相位脉冲的多值相位比较器； 一个按Ｎ１对由多值相位比较器输出的超前和滞后相位的脉冲数目差进行均分的主随机游动滤波器； 一个用于给所述频率调节器提供控制脉冲的加减器电路， 所述辅助环路包括： 用于按Ｎ２对由所述主随机游动滤波器输出的脉冲数字差值进行均分的辅助随机游动滤波器； 一个用来存储所述辅助随机游动滤波器的输出的Ｑ计数器； 一个用于根据低速辅助时钟信号产生增量或者减量脉冲并且从对应于系统中心频率的一些增量...
【技术特征摘要】
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