应用于移位寄存器的时钟电路及数据运算电路制造技术

本实用新型专利技术实施例提供了一种应用于移位寄存器的时钟电路及数据运算电路，应用于移位寄存器的时钟电路包括：功能电路、第一输出电路、第二输出电路以及反馈环路；反馈环路用于根据功能电路的输出信号生成反馈信号；功能电路用于根据时钟源信号生成脉冲时钟信号，以根据脉冲时钟信号和时钟源信号生成输出信号；第一输出电路，用于根据输出信号生成第一脉冲触发信号；第二输出电路，用于根据输出信号生成第二脉冲触发信号，第一脉冲触发信号和第二脉冲触发信号的时间差为指定时长，从而可以生成满足特定场景需求的脉冲宽度的时钟信号。满足特定场景需求的脉冲宽度的时钟信号。满足特定场景需求的脉冲宽度的时钟信号。

【技术实现步骤摘要】
应用于移位寄存器的时钟电路及数据运算电路


[0001]本技术实施例涉及半导体器件
，尤其涉及一种应用于移位寄存器的时钟电路及数据运算电路。

技术介绍

[0002]时钟电路应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成器。现有技术中，时钟生成器的时钟宽度(占空比)是时钟源指定的，换言之，受限于时钟源信号的脉冲宽度，时钟源的固定脉冲宽度经过时钟生成器的若干级处理之后，脉冲宽度可能会发生变化，导致不能满足某些特定场景下的需求。

技术实现思路

[0003]本技术的目的在于提出一种应用于移位寄存器的时钟电路及数据运算电路，以至少部分解决上述问题。
[0004]本技术实施例的第一方面，提供了一种应用于移位寄存器的时钟电路，应用于移位寄存器的时钟电路包括：功能电路、第一输出电路、第二输出电路以及反馈环路；
[0005]所述反馈环路用于根据所述功能电路的输出信号生成反馈信号；
[0006]所述功能电路用于根据所述时钟源信号生成脉冲时钟信号，以根据所述脉冲时钟信号和所述时钟源信号生成所述输出信号；
[0007]所述第一输出电路，用于根据所述输出信号生成第一脉冲触发信号；
[0008]所述第二输出电路，用于根据所述输出信号生成第二脉冲触发信号，所述第一脉冲触发信号和所述第二脉冲触发信号的时间差为指定时长。
[0009]可选地，所述应用于移位寄存器的时钟电路应用于两级移位寄存器，所述指定时长大于等于所述两级移位寄存器中后一级移位寄存器的保持时间的时长，所述第一时钟脉冲信号用于控制所述两级移位寄存器中前一级移位寄存器，所述第二时钟脉冲信号用于控制所述两级移位寄存器中后一级移位寄存器。
[0010]可选地，所述功能电路包括：逻辑翻转模块，所述逻辑翻转模块包括串联的若干级反相器，其中最前一级反相器的输入端作为所述功能电路的第一输入端，所述若干级反相器用于对所述时钟源信号进行依次进行翻转以生成脉冲时钟信号。
[0011]可选地，所述功能电路还包括：延迟模块，所述延迟模块与逻辑翻转模块连接；所述延迟模块，包括选择器以及多个延迟子电路；
[0012]每个所述延迟子电路对应不同的延迟时间，用于基于所述反馈信号，对接收的所述脉冲时钟信号进行对应的预设时长的延迟；
[0013]所述选择器，用于根据选择的延迟子电路，以使得该延迟子电路基于所述反馈信号，对所述所述脉冲时钟信号进行预设时长的延迟以生成延时反馈信号。
[0014]可选地，所述功能电路还包括：与非门模块，所述与非门模块与所述逻辑翻转模块
连接，所述与非门模块分别接收所述时钟源信号和所述脉冲时钟信号，用于对所述时钟源信号和所述脉冲时钟信号进行与非逻辑处理得到所述输出信号。
[0015]可选地，所述逻辑翻转模块包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第一NMOS 晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管；
[0016]所述第一PMOS晶体管和所述第一NMOS晶体管的栅极相连，为所述功能电路的第一输入端；所述第二NMOS晶体管的栅极为所述功能电路的第二输入端。
[0017]可选地，所述与非门模块包括第六PMOS晶体管、第七PMOS晶体管、第六NMOS晶体管、第七NMOS晶体管，所述第六PMOS晶体管与所述第六NMOS晶体管的栅极均与所述时钟源信号连接，所述第七NMOS晶体管和所述第七PMOS晶体管的栅极均与所述延时反馈信号连接，所述第六 PMOS晶体管的漏极与所述第六NMOS晶体管源极连接，并与所述输出端内连接，所述第七NMOS晶体管的漏极接地，所述第七NMOS晶体管的漏极与所述输出端连接。
[0018]可选地，所述第一输出电路包括级联的M级反相器，用于对所述输出信号进行奇数次翻转和对所述输出信号进行偶数次反相，以生成所述第一脉冲触发信号，M为大于等于的整数。
[0019]可选地，所述第二输出电路包括级联的N级反相器，用于对所述输出信号进行奇数次翻转和对所述输出信号进行偶数次反相，以生成所述第二脉冲触发信号，N为大于等于的整数，且N大于M。
[0020]第二方面，提供一种数据运算电路，包括互联连接的控制电路、运算电路以及应用于移位寄存器的时钟电路，所述应用于移位寄存器的时钟电路为任一实施例所述的应用于移位寄存器的时钟电路。
[0021]第三方面，提供一种芯片，其包括至少一个本申请实施例所述的数据运算电路。
[0022]第四方面，提供一种电子终端，其包括至少一个本申请实施例所述的芯片。
[0023]根据本技术实施例提供的应用于移位寄存器的时钟电路应用于移位寄存器的时钟电路，应用于移位寄存器的时钟电路包括：功能电路、第一输出电路、第二输出电路以及反馈环路；所述反馈环路用于根据所述功能电路的输出信号生成反馈信号；所述功能电路用于根据所述时钟源信号生成脉冲时钟信号，以根据所述脉冲时钟信号和所述时钟源信号生成所述输出信号；所述第一输出电路，用于根据所述输出信号生成第一脉冲触发信号；所述第二输出电路，用于根据所述输出信号生成第二脉冲触发信号，所述第一脉冲触发信号和所述第二脉冲触发信号的时间差为指定时长，从而可以生成满足特定场景需求的脉冲宽度的脉冲触发信号。
附图说明
[0024]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0025]图1为本技术实施例一提供的一种应用于移位寄存器的时钟电路的电路结构示意图；
[0026]图2为本技术实施例二提供的应用于移位寄存器的时钟电路的一种电路结构示意图；
[0027]图3为本申请实施例应用到两级移位寄存器的示意图；
[0028]图4为本技术实施例四提供的应用于移位寄存器的时钟电路的另一电路结构示意图；
[0029]图5为本技术实施例五提供的应用于移位寄存器的时钟电路的另一电路结构示意图；
[0030]图6A为本申请实施例延迟模块的结构示意图；
[0031]图6B为本申请实施例U型延时链的结构示意图；
[0032]图7为本技术实施例中数据运算电路的结构示意图。
[0033]图8为本技术实施例中芯片的结构示意图。
具体实施方式
[0034]下面结合附图和实施例对本技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关技术，而非对该技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关技术相关的部分。
[0035]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
[0036]实施例一
[0037]参见图1，图1为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于移位寄存器的时钟电路，其特征在于，所述应用于移位寄存器的时钟电路包括：功能电路、第一输出电路、第二输出电路以及反馈环路；所述反馈环路用于根据所述功能电路的输出信号生成反馈信号；所述功能电路用于根据时钟源信号生成脉冲时钟信号，以根据所述脉冲时钟信号和所述时钟源信号生成所述输出信号；所述第一输出电路，用于根据所述输出信号生成第一脉冲触发信号；所述第二输出电路，用于根据所述输出信号生成第二脉冲触发信号，第一脉冲触发信号和所述第二脉冲触发信号的时间差为指定时长。2.根据权利要求1所述的应用于移位寄存器的时钟电路，其特征在于，所述应用于移位寄存器的时钟电路应用于两级移位寄存器，所述指定时长大于等于所述两级移位寄存器中后一级移位寄存器的保持时间的时长，第一时钟脉冲信号用于控制所述两级移位寄存器中前一级移位寄存器，第二时钟脉冲信号用于控制所述两级移位寄存器中后一级移位寄存器。3.根据权利要求1所述的应用于移位寄存器的时钟电路，其特征在于，所述功能电路包括：逻辑翻转模块，所述逻辑翻转模块包括串联的若干级反相器，其中最前一级反相器的输入端作为所述功能电路的第一输入端，所述若干级反相器用于对所述时钟源信号进行依次进行翻转以生成脉冲时钟信号。4.根据权利要求3所述的应用于移位寄存器的时钟电路，其特征在于，所述功能电路还包括：与非门模块，所述与非门模块与所述逻辑翻转模块连接，所述与非门模块分别接收所述时钟源信号和所述脉冲时钟信号，用于对所述时钟源信号和所述脉冲时钟信号进行与非逻辑处理得到所述输出信号。5.根据权利要求3所述的应用于移位寄存器的时钟电路，其特征在于，所述逻辑翻转模块包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京源启先进微电子有限公司，
类型：新型
国别省市：