脉冲宽度可调的时钟生成电路制造技术

本实用新型专利技术提供了一种脉冲宽度可调的时钟生成电路，脉冲宽度可调的时钟生成电路包括切沿信号生成电路、切沿电路，所述切沿信号生成电路用于根据时钟源信号生成切沿信号，所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。该脉冲宽度可调的时钟生成电路可以有效对时钟脉冲进行宽度调节。可以有效对时钟脉冲进行宽度调节。可以有效对时钟脉冲进行宽度调节。

【技术实现步骤摘要】
脉冲宽度可调的时钟生成电路


[0001]本技术涉及半导体器件
，尤其涉及一种脉冲宽度可调的时钟生成电路。

技术介绍

[0002]时钟电路就是产生像时钟一样准确运动的振荡电路，时钟电路一般由晶体振荡器、晶振控制芯片和电容组成。时钟电路的应用十分广泛，如电脑的时钟电路、电子表的时钟电路等等，该用于产生时钟的时钟电路通常还可以称为时钟生成电路。现有技术中，时钟生成电路的时钟宽度(占空比)是时钟源指定的，换言之，受限于时钟源信号的脉冲宽度，时钟源的固定脉冲宽度经过时钟生成电路的若干级处理之后，若难以有效对时钟脉冲进行宽度调节，容易导致不能满足某些特定场景下的使用需求。

技术实现思路

[0003]本技术的目的在于提出一种脉冲宽度可调的时钟生成电路以至少部分解决上述问题。
[0004]本申请实施例提供了一种脉冲宽度可调的时钟生成电路，其包括：切沿信号生成电路、切沿电路，所述切沿信号生成电路用于根据时钟源信号生成切沿信号，所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。
[0005]在一个可选的实施方式中，所述切沿信号生成电路包括：
[0006]信号翻转电路，所述信号翻转电路用于对所述时钟源信号进行翻转处理得到所述切沿信号。
[0007]在一个可选的实施方式中，所述信号翻转电路包括级联的N级反相器，用于依次对所述时钟源信号进行N次反相处理得到所述切沿信号；其中：
[0008]若所述N为偶数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的上升沿；
[0009]若所述N为奇数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的下降沿。
[0010]在一个可选的实施方式中，所述切沿电路进一步用于在所述时钟源信号进入高电平状态后对所述时钟源信号的高电平逻辑翻转以进行切沿操作得到所述脉冲时钟信号，且在所述N为偶数时保持所述时钟源信号的下降沿不变，或者，在所述N为奇数保持所述时钟源信号的上升沿不变。
[0011]在一个可选的实施方式中，所述脉冲宽度可调的时钟生成电路还包括输出电路，所述输出电路用于根据所述脉冲时钟信号生成L路脉冲信号，其中， L为大于等于1的整数。
[0012]在一个可选的实施方式中，所述输出电路包括级联的H级反相器，所述 H级反相器依次对所述脉冲时钟信号进行反相处理，每级反相器的输出信号作为一路脉冲信号，其中，
H为大于等于1的整数。
[0013]在一个可选的实施方式中，所述切沿电路还用于将所述脉冲时钟信号反馈给所述切沿信号生成电路以使得所述切沿信号生成电路根据所述时钟源信号生成切沿信号。
[0014]在一个可选的实施方式中，所述脉冲宽度可调的时钟生成电路包括反馈电路，所述切沿电路通过所述反馈电路将所述脉冲时钟信号反馈给所述切沿信号生成电路。
[0015]在一个可选的实施方式中，所述反馈电路包括：
[0016]信号延迟单元以及信号反馈单元，所述信号延迟单元用于对所述脉冲时钟信号进行延迟处理，以使所述脉冲时钟信号延迟预设延迟时间后通过所述信号反馈单元反馈给所述切沿信号生成电路。
[0017]在一个可选的实施方式中，所述信号延迟单元包括选择器以及M个延迟器，每个延迟器至少配置有一个所述延迟时间，所述选择器用于从所述M个延迟器中选择至少其一进行所述延迟处理，其中，M为大于等于1的整数。
[0018]本申请实施例提供的脉冲宽度可调的时钟生成电路，由于包括能够用于根据时钟源信号生成切沿信号的切沿信号生成电路，以及能够根据该切沿信号对时钟源信号进行切沿操作得到脉冲时钟信号的切沿电路，由于切沿电路生成的脉冲时钟信号的脉冲宽度可调，且其脉冲宽度小于时钟源信号的脉冲宽度，因此使得该脉冲宽度可调的时钟生成电路能够有效对时钟脉冲进行宽度调节，能够满足需要进行脉冲宽度调节的场景下的使用需求。
附图说明
[0019]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0020]图1示出了实施例一中的脉冲宽度可调的时钟生成电路的结构示意图。
[0021]图2示出了实施例二中的脉冲宽度可调的时钟生成电路的结构示意图。
[0022]图3示出了实施例二中的一种可选的脉冲宽度可调的时钟生成电路的具体电路结构示意图。
[0023]图4示出了本申请实施例中的脉冲时钟信号的时序图的示意图。
[0024]图5示出了本申请实施例中提供的数据运算单元的结构示意图。
[0025]图6示出了本申请实施例中提供的芯片的结构示意图。
[0026]附图标记说明：
[0027]1、切沿信号生成电路；11、信号翻转电路；2、切沿电路；3、反馈电路； 31、信号延迟单元；32、信号反馈单元；4、输出电路；500、数据运算单元； 501、控制电路；502、运算电路；503、时钟电路；600、芯片；601、控制单元；
[0028]CLK、时钟源信号；CKP、脉冲时钟信号；CKN、第一脉冲信号；FB、信号反馈单元的输入端；X、切沿信号生成电路的输出端；OUT、跳变单元的输出端；S1、第一反相器的输出端；S2、第二反相器的输出端；A、第六反相器的输出端；
[0029]Q1、第一PMOS管；Q2、第二PMOS管；Q3、第三PMOS管；Q4、第四PMOS管；Q5、第五PMOS管；Q6、第六PMOS管；Q7、第七PMOS 管；Q8、第八NMOS管；Q9、第九NMOS管；Q10、第十NMOS管；Q11、第十一NMOS管；Q12、第十二NMOS管；Q13、第十三NMOS管；Q14、第十四NMOS管；Q15、第十
五PMOS管；Q16、第十六NMOS管；Q17、第十七PMOS管；Q18、第十八NMOS管；Q19、第十九PMOS管；Q20、第二十NMOS管。
具体实施方式
[0030]下面结合附图和实施例对本技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关本申请实施例相关的部分。
[0031]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请实施例。
[0032]实施例一
[0033]参见图1，示出了本申请实施例中的实施例一中的脉冲宽度可调的时钟生成电路，其包括切沿信号生成电路1、切沿电路2，其中所述切沿信号生成电路1用于根据时钟源信号生成切沿信号，所述切沿电路2用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。
[0034]本申请实施例中，时钟源信号(CLK本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种脉冲宽度可调的时钟生成电路，其特征在于，包括：切沿信号生成电路、切沿电路，所述切沿信号生成电路与所述切沿电路电连接并位于所述切沿信号生成电路的后一级，其中:所述切沿信号生成电路用于根据时钟源信号生成切沿信号；所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作得到脉冲时钟信号；其中，所述脉冲时钟信号的脉冲宽度可调且小于所述时钟源信号的脉冲宽度。2.根据权利要求1所述的脉冲宽度可调的时钟生成电路，其特征在于，所述切沿信号生成电路包括：信号翻转电路，所述信号翻转电路用于对所述时钟源信号进行翻转处理得到所述切沿信号。3.根据权利要求2所述的脉冲宽度可调的时钟生成电路，其特征在于，所述信号翻转电路包括级联的N级反相器，用于依次对所述时钟源信号进行N次反相处理得到所述切沿信号；其中：若所述N为偶数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的上升沿；若所述N为奇数，则所述切沿电路用于根据所述切沿信号对所述时钟源信号进行切沿操作时切除掉所述时钟源信号的下降沿。4.根据权利要求3所述的脉冲宽度可调的时钟生成电路，其特征在于，所述切沿电路进一步用于在所述时钟源信号进入高电平状态后对所述时钟源信号的高电平逻辑翻转以进行切沿操作得到所述脉冲时钟信号，且在所述N为偶数时保持所述时钟源信号的下降沿不变，或者，在所述N为奇数保持所述时钟源信号的上升沿不变。5.根据权利要求1所述的脉冲宽度可调的时钟生成电路...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京源启先进微电子有限公司，
类型：新型
国别省市：