用于不同装置间快速数据转移的方法及设备制造方法及图纸

一种用于由一来源转移数据至多个目的地装置的系统是采用时序及总线信号控制，以使一个目的地装置处理该转移如同一个读取操作，同时另一个目的地装置处理该转移如同一个写入操作。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
本专利技术是关于测试设备，特别是关于一个网络测试设备。
技术介绍
在网络的测试及分析中，当网络的速度增加时，测试设备处理能力的更有效率的使用变成更重要，以最大化分析能力且最小化硬件需求。因此，假如可能的话，期望仅于单一的时间下于一总线上移动数据。在网络分析设备中，可以使用许多特殊化的处理芯片，然而，并非所有于数据可以分配至其上的设备中使用中的期望的装置于接收数据的行为是类似的。因此，举例而言，在千兆位数据转移速率的下，对于个别的装置使用数据的多重储存及恢复可能时间不够。
技术实现思路
根据本专利技术，是提供一种方法及设备，以于不同装置间转移数据。因此，本专利技术的一个目的是为提供一种改进的设备，其用于最小化于外部内存及内部处理器内存中的恢复及储存数据的时间。本专利技术的一个进一步的目的是为提供一种改进的设备，其由一个媒体存取控制器同时储存数据于内存及一个数字信号处器中。附图说明本专利技术的主题是特别指出且明显地叙述于本说明书的结论部分。然而，通过参考下列说明并结合附图，本专利技术的操作的组织及方法以及进一步的目的及优点可以获得最佳的了解。其中，类似的参考符号是指类似的组件。图1是实施本专利技术的一个网络测试设备的一个方块图；及图2是一个根据本专利技术的操作的时序图。具体实施例方式该根据本专利技术的一个较佳实施例的系统是包含一个网络测试设备，其适合于通过实质同时地由一个来源提供数据至两个目的地而加速操作。参照图1，其是一个网络测试装置10的方块图，该网络测试装置10是通过一个媒体存取控制器(MAC)14而连接至一个网络12。该媒体存取控制器14是通过一个总线16而连接至内存18(较适合是为SDRAM)及一个数字处理器20。一个复合可程序规划的逻辑装置(Complex Programmable LogicDevice，CPLD)22是与该媒体存取控制器14、该内存18及该数字信号处理微处理器20的每一个连接，以提供控制。在操作时，由该网络而来的通讯量是通过该媒体存取控制器14而接收。该媒体存取控制器14是一个先进先出(First-In First-Out，FIFO)的装置，且对于其接收的数据是不提供寻址的存取或输出。于另一方面，该SDRAM 18及该数字信号处理微处理器20两者是对于数据的储存采用寻址的机制。典型地，根据现有技术，由该媒体存取控制器接收的数据将通过该总线而由该数字信号处理微处理器读出，且假如该数据将被储存，则其将于一个个别的总线转移操作中，通过该总线而被该数字信号处理微处理器写入该SDRAM中。因此，该数据将通过该汇流至少不同的两次。为了加速操作且不需要该微处理器由该媒体存取控制器读取数据，且然后于一个个别的操作中，将数据写入内存中，应决定该数据是将被储存于内存中，根据本专利技术，当数据由该媒体存取控制器恢复时，该数据同时被写入一个于该SDRAM中的储存地址及写入该数字信号处理微处理器中。然后，假如该数字信号处理微处理器确认该数据将被储存，则至该内存的地址指向器是被更新，以于该内存中选择一个下一个位置用于后续的数据。然而，假如该数字信号处理微处理器确认该数据将不被储存，则至该内存的地址指向器不被更新，且取而代之的是维持设定至该先前写入至内存的该起始点。以此方式，由该媒体存取控制器所提供的下一个数据是被写入而“覆盖”于将不被储存的先前数据。因此，根据本专利技术，由该媒体储存控制器接收而来的数据仅需通过该总线一次，而加速操作。该数据转移的时序是由该复合可程序规划的逻辑装置通过该控制线而完成。一个时序图表示于图2，其中，是显示代表的信号。由该数字信号处理微处理器而来的三个信号是显示如下——时脉24(在该附图的实施例中60百万赫芝是适合的)——数字信号处理 命令26(由该数字信号处理微处理器而来的命令信号)——Trdsp Addr 28(由该数字信号处理微处理器提供的地址信号，以选择该SDRAM的列及行地址)。两个SDRAM信号是如下所示——Sdram Command 30(一个命令信号，以引导该SDRAM的操作)——列/行地址32(列及行选择信号，以寻址该SDRAM)。一个由该媒体存取控制器而来的信号是示于下——RX Data 34(由该媒体存取控制器先进先出装置所接收的数据)。再度参照图2，该操作的时序是由复合可程序规划的逻辑装置22所控制。因此，当一个于该媒体存取控制器(为简化的目的，该信号是未示于该时序图中)的先进先出装置中的数据是可使用的指示产生时，该数字信号处理命令26于该时脉周期1的最后半周期间是设定成主动的(ACTIVE)，且该TrdspAddr 28是设定成该内存中数据将被写入的列(ROW)定位位置一个周期的期间。其后不久，在该时脉周期2的开始时，该Sdram Command 30的线是设定成主动(ACTIVE)且该列/行地址32是设定成列(ROW)数据一个周期。其后，Sdram Command 30是设定成无操作(NOP)直到于周期7的一个改变为止。在时脉周期4之中(在该Trdsp Addr 28线上的该列数据结束后两个周期)，该数字信号处理命令26是设定成读取(READ)(指示一个读取)，且该Trdsp Addr 28是设定成携带指示于该SDRAM中将被选择出的内存行的行选择COL，该两个信号皆持续一个时脉周期。半个周期之后，在时脉周期5开始时，该COL数据是确定于该该列/行地址32的线三个时脉周期。不久于时脉周期6开始时，该媒体存取控制器的RX Data 34将开始于线34上携带数据W1的第一个字符，该数据W1是维持至周期7的结束为止。在时脉周期7开始时，Sdram Command 30是设定成写入(WRITE)一个周期。在时脉周期8开始时，Sdram Command 30是设定成无操作(NOP)直到于周期14为止。其后，该RX Data是将分别于时脉9至13的最后半周的期间，由该媒体存取控制器携带下一个字符的W2、W3、W4、W5、W6及W7的有效数据。在时脉11的最后一半的期间，一个停止(STOP)命令是设定于数字信号处理 命令26的线的上。在时脉周期14开始之后，一个停止(STOP)出现于Sdram Command 30的线的上结束该写入内存的操作。上文所述的该时序控制是由该复合可程序规划的逻辑装置22所完成，以提供时序信号，且导引数据出现于该个别的线上，使得该SDRAM是设有根据其具有的时序需求的数据，该媒体存取控制器是能够根据该媒体存取控制器的时序需求，将其数据写入至该总线，且该数字信号处理微处理器是能够于其时序需求之下读取该数据。此外，该媒体存取控制器未提供的寻址(因为其是一个先进先出的装置)是由该数字信号处理微处理器所产生，且其确认的时序是由该复合可程序规划的逻辑装置所控制。于此所叙述的数据转移操作之后，假如该数字信号处理微处理器决定该数据将被保持，则于下次写入至该内存时，该列及行的寻址将前进至内存的下一个位置以储存数据。然而，假如该数字信号处理微处理器决定该数据将不被保持，则下次写入操作将使用相同的列及行的寻址作为该先前的写入，使得该先前写入该SDRAM的数据是被丢弃，此是由于以新数据覆盖写入。该复合可程序规划的逻辑装置对于是否实施该控制操作作决定，以根据实施读取存取的一个地址范围而本文档来自技高网...

【技术保护点】
一种用于实质上同时在一总线上由一来源至至少二个目的地转移数据的方法，其特征在于，该方法包含下列步骤：由该来源提供数据至该至少二个目的地的第一个作为一个读取数据的操作；及提供数据至该至少二个目的地的第二个作为一个写入操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：史坦W波林，
申请(专利权)人：浮路克网路公司，
类型：发明
国别省市：US[美国]