一种计数电路、半导体存储器以及计数方法技术

本公开实施例提供了一种计数电路、半导体存储器以及计数方法，该计数电路包括第一译码模块和第一计数模块，且第一译码模块与第一计数模块连接，其中：第一译码模块，用于接收第一模式信号，对第一模式信号进行译码处理，生成译码信号；第一计数模块包括至少一个子计数模块，用于根据译码信号从至少一个子计数模块中确定被选择的目标计数模块，以及接收计数信号，通过目标计数模块对计数信号进行计数，每当计数信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号。这样，根据第一模式信号生成的译码信号来自适应选择目标计数模块，可以减小电路面积和连接线数量，降低电路复杂度，进而改善存储器的性能。进而改善存储器的性能。进而改善存储器的性能。

【技术实现步骤摘要】
一种计数电路、半导体存储器以及计数方法


[0001]本公开涉及集成电路
，尤其涉及一种计数电路、半导体存储器以及计数方法。

技术介绍

[0002]随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。
[0003]以动态随机存取存储器（Dynamic Random Access Memory，DRAM）为例，需要在至少每24小时对DRAM进行一次完整的错误检查与清除并且记录有多少错误数。然而，相关技术中的错误计数器（Error Counter，EC）存在较多的连接线和逻辑器件，导致电路面积大，而且实现的复杂度高。

技术实现思路

[0004]本公开实施例提供了一种计数电路、半导体存储器以及计数方法。
[0005]第一方面，本公开实施例提供了一种计数电路，包括第一译码模块和第一计数模块，且第一译码模块与第一计数模块连接，其中：第一译码模块，用于接收第一模式信号，对第一模式信号进行译码处理，生成译码信号；第一计数模块包括至少一个子计数模块，用于根据译码信号从至少一个子计数模块中确定被选择的目标计数模块，以及接收计数信号，通过目标计数模块对计数信号进行计数，每当计数信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号。
[0006]在一些实施例中，第一模式信号表征计数阈值。
[0007]在一些实施例中，译码信号包括N位子译码信号，N为大于0的整数；第一译码模块，还用于在生成译码信号的过程中，若第i位子译码信号的电平值为第一值，则确定除第i位子译码信号之外的其他位子译码信号的电平值均为第二值；其中，第一值与第二值不同，而且i的不同取值对应不同的译码信号，不同的译码信号表征不同的计数阈值，i为大于0且小于或等于N的整数。
[0008]在一些实施例中，至少一个子计数模块的数量为N个，且至少一个子计数模块为级联关系，第i个子计数模块与第i位子译码信号之间具有对应关系；其中，第一计数模块，用于在第i位子译码信号的电平值为第一值时，将第i个子计数模块至第N个子计数模块确定为目标计数模块；以及通过第i个子计数模块至第N个子计数模块对计数信号进行计数，输出第一计数脉冲信号。
[0009]在一些实施例中，每一个子计数模块包括第一输入端、第二输入端和输出端；其中，每一个子计数模块的第一输入端均与计数信号连接；第1个子计数模块的第二输入端与第一电源信号连接，第j个子计数模块的第二输入端与第j
‑
1个子计数模块的输出端连接，
第N个子计数模块的输出端用于输出第一计数脉冲信号，j为大于1且小于或等于N的整数。
[0010]在一些实施例中，第i个子计数模块包括第i个选择单元和第i个计数单元，且第i个选择单元的第一输入端作为第i个子计数模块的第一输入端用于接收计数信号，第i个选择单元的第二输入端作为第i个子计数模块的第二输入端用于接收第一输入信号，第i个选择单元的输出端与第i个计数单元的时钟端连接，第i个计数单元的输出端作为第i个子计数模块的输出端用于输出第i中间信号；其中，第i个选择单元，用于接收第i个子译码信号，根据第i个子译码信号在计数信号和第一输入信号中选择输出第i选择信号；第i个计数单元，用于接收第i选择信号并进行计数，输出第i中间信号；其中，当i等于1时，第一输入信号为第一电源信号；当i大于1且小于或等于N时，第一输入信号为第i
‑
1个计数单元输出的第i
‑
1中间信号；以及，当i等于N时，第N中间信号为第一计数脉冲信号。
[0011]在一些实施例中，第i个计数单元为异步二进制计数器；其中，异步二进制计数器包括若干个依次级联的第一触发器，每一级第一触发器的输入端（D）与其自身的第二输出端（Q非）连接，且每一级第一触发器的第二输出端（Q非）与下一级第一触发器的时钟端（CLK）连接，第一级第一触发器的时钟端与第i个选择单元的输出端连接，最后一级第一触发器的第二输出端（Q非）作为第i个计数单元的输出端用于输出第i中间信号。
[0012]在一些实施例中，计数电路还包括计数信号生成模块，用于接收第二模式信号，响应于第二模式信号生成计数信号，第二模式信号指示执行的目标计数模式。
[0013]在一些实施例中，计数电路在执行错误检查与清除ECS操作时，其中：若第二模式信号的电平值为第一值，则确定目标计数模式为码字计数模式，计数信号为第一计数信号；或者，若在第二模式信号的电平值为第二值，则确定目标计数模式为行计数模式，计数信号为第二计数信号。
[0014]在一些实施例中，计数信号生成模块包括错误检测模块和模式选择模块；其中，错误检测模块，用于根据检测到的码字错误生成第一检测信号，并将第一检测信号发送给模式选择模块；以及根据检测到的存在码字错误的行生成第二检测信号，并将第二检测信号发送给模式选择模块；模式选择模块，与错误检测模块连接，用于接收第二模式选择信号、第一检测信号和第二检测信号，以及响应于第二模式信号的控制，根据第一检测信号生成第一计数信号，或者，根据第二检测信号生成第二计数信号。
[0015]在一些实施例中，计数信号生成模块包括错误检测模块和模式选择模块；其中，错误检测模块，用于接收所述第二模式选择信号；响应于所述第二模式选择信号，在码字计数模式下检测码字错误，根据检测到的码字错误生成第一检测信号，并将第一检测信号发送给模式选择模块；或者，在行计数模式下检测存在码字错误的行，根据检测到的存在码字错误的行生成第二检测信号，并将第二检测信号发送给模式选择模块；模式选择模块，与错误检测模块连接，用于接收第一检测信号或第二检测信号，并根据第一检测信号生成第一计数信号，或者，根据第二检测信号生成第二计数信号。
[0016]在一些实施例中，译码信号的位数为个；其中，x表示第一模式信号的位数。
[0017]第二方面，本公开实施例提供了一种半导体存储器，包括阈值计数电路、存储密度计数电路和目标计数电路，且阈值计数电路为第一方面所述的计数电路；其中：阈值计数电路，用于接收计数信号，并通过内部的目标计数模块对计数信号进行
计数，每当计数信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号；存储密度计数电路，用于对第一计数脉冲信号进行计数，每当第一计数脉冲信号对应的计数值达到预设存储密度的整数倍时，输出第二计数脉冲信号；目标计数电路，用于对第二计数脉冲信号进行计数，输出目标计数信号。
[0018]在一些实施例中，存储密度计数电路为异步二进制计数器；其中，异步二进制计数器包括若干个依次级联的第二触发器，每一级第二触发器的输入端（D）与其自身的第二输出端（Q非）连接，且每一级第二触发器的第二输出端（Q非）与下一级第二触发器的时钟端（CLK）连接，第一级第二触发器的时钟端与阈值计数电路的输出端连接，最后一级第二触发器的第二输出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种计数电路，其特征在于，包括第一译码模块和第一计数模块，且所述第一译码模块与所述第一计数模块连接，其中：所述第一译码模块，用于接收第一模式信号，对所述第一模式信号进行译码处理，生成译码信号；所述第一计数模块包括至少一个子计数模块，用于根据所述译码信号从所述至少一个子计数模块中确定被选择的目标计数模块，以及接收计数信号，通过所述目标计数模块对所述计数信号进行计数，每当所述计数信号对应的计数值达到计数阈值的整数倍时，输出第一计数脉冲信号。2.根据权利要求1所述的计数电路，其特征在于，所述第一模式信号表征所述计数阈值。3.根据权利要求1所述的计数电路，其特征在于，所述译码信号包括N位子译码信号，N为大于0的整数；所述第一译码模块，还用于在生成所述译码信号的过程中，若第i位子译码信号的电平值为第一值，则确定除所述第i位子译码信号之外的其他位子译码信号的电平值均为第二值；其中，所述第一值与所述第二值不同，而且i的不同取值对应不同的所述译码信号，不同的所述译码信号表征不同的所述计数阈值，i为大于0且小于或等于N的整数。4.根据权利要求3所述的计数电路，其特征在于，所述至少一个子计数模块的数量为N个，且所述至少一个子计数模块为级联关系，第i个子计数模块与第i位子译码信号之间具有对应关系，其中：所述第一计数模块，用于在所述第i位子译码信号的电平值为第一值时，将所述第i个子计数模块至第N个子计数模块确定为所述目标计数模块；以及通过所述第i个子计数模块至第N个子计数模块对所述计数信号进行计数，输出所述第一计数脉冲信号。5.根据权利要求4所述的计数电路，其特征在于，每一个所述子计数模块包括第一输入端、第二输入端和输出端，其中：每一个所述子计数模块的第一输入端均与所述计数信号连接；第1个子计数模块的第二输入端与第一电源信号连接，第j个子计数模块的第二输入端与第j
‑
1个子计数模块的输出端连接，第N个子计数模块的输出端用于输出所述第一计数脉冲信号，j为大于1且小于或等于N的整数。6.根据权利要求5所述的计数电路，其特征在于，所述第i个子计数模块包括第i个选择单元和第i个计数单元，且所述第i个选择单元的第一输入端作为所述第i个子计数模块的第一输入端用于接收所述计数信号，所述第i个选择单元的第二输入端作为所述第i个子计数模块的第二输入端用于接收第一输入信号，所述第i个选择单元的输出端与所述第i个计数单元的时钟端连接，所述第i个计数单元的输出端作为所述第i个子计数模块的输出端用于输出第i中间信号，其中：所述第i个选择单元，用于接收第i个子译码信号，根据所述第i个子译码信号在所述计数信号和所述第一输入信号中选择输出第i选择信号；所述第i个计数单元，用于接收所述第i选择信号并进行计数，输出所述第i中间信号；其中，当i等于1时，所述第一输入信号为所述第一电源信号；当i大于1且小于或等于N时，所述第一输入信号为第i
‑
1个计数单元输出的第i
‑
1中间信号；以及，当i等于N时，第N中
间信号为所述第一计数脉冲信号。7.根据权利要求6所述的计数电路，其特征在于，所述第i个计数单元为异步二进制计数器，其中：所述异步二进制计数器包括若干个依次级联的第一触发器，每一级所述第一触发器的输入端与其自身的第二输出端连接，且每一级所述第一触发器的第二输出端与下一级所述第一触发器的时钟端连接，第一级所述第一触发器的时钟端与所述第i个选择单元的输出端连接，最后一级所述第一触发器的第二输出端作为所述第i个计数单元的输出端用于输出所述第i中间信号。8.根据权利要求1至7任一项所述的计数电路，其特征在于，所述计数电路还包括计数信号生成模块，其中：所述计数信号生成模块，用于接收第二模式信号，响应于所述第二模式信号生成所述计数信号，所述第二模式信号指示执行的目标计数模式。9.根据权利要求8所述的计数电路，其特征在于，所述计数电路在执行错误检查与清除ECS操作时，其中：若所述第二模式信号的电平值为第一值，则确定所述目标计数模式为码字计数模式，所述计数信号为第一计数信号；或者，若在所述第二模式信号的电平值为第二值，则确定所述目标计数模式为行计数模式，所述计数信号为第二计数信号。10.根据权利要求9所述的计数电路，其特征在于，所述计数信号生成模块包括错误检测模块和模式选择模块，其中：所述错误检测模块，用于根据检测到的码字错误生成第一检测信号，并将所述第一检测信号发送给所述模式选择模块；以及根据检测到的存在码字错误的行生成第二检测信号，并将所述第二检测信号发送给所述模式选择模块；所述模式选择模块...

【专利技术属性】
技术研发人员：黄泽群，孙凯，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：