半导体器件制造技术

一种半导体器件，包括具有第一表面和第二表面的半导体衬底、被形成在半导体衬底上的绝缘栅双极晶体管(IGBT)和二极管，其中二极管包括：第一导电类型的漂移层，被形成为在半导体衬底的第一表面上具有第一区域；第二导电类型的第一体层，被形成为在漂移层的上部分处具有与第一区域相邻的第二区域；第二导电类型的第一浮置层，被形成为在漂移层的上部分处具有与第一区域相邻的第三区域；第一沟槽电极，被形成在漂移层的上部分处与第一浮置层相邻的区域中；以及第一控制栅极，被形成在第一区域的顶部。顶部。顶部。

【技术实现步骤摘要】
半导体器件


[0001]本申请涉及一种半导体器件及其制造方法，尤其涉及一种具有绝缘栅双极晶体管(IGBT：Insulated Gate Bipolar Transistor)的半导体器件。

技术介绍

[0002]沟槽栅型IGBT被广泛用作具有低导通电阻(即，低正向饱和电压Vce(sat))的IGBT。此外，还开发了将IGBT和FWD(续流二极管)集成到一个芯片中的RC
‑
IGBT(反向导通IGBT)。
[0003]RC
‑
IGBT虽然具有单片化的优点，但存在FWD的性能升级受到限制的问题。具体而言，是FWD的恢复损耗和VF(正向压降)的恶化。为了减少FWD的恢复损耗，考虑引入降低寿命的因数。然而，当引入降低寿命的因数时，VF会恶化。并且，IGBT的性能也因降低寿命的因数的引入而恶化。需要除降低寿命的因数以外的改进方法。
[0004]专利文件1公开了一种通过设置第二FWD来抑制FWD的VF增加的现象并抑制开关损耗的增加的技术。

技术实现思路

[0005]在RC
‑
IGBT中，需要同时实现VF的降低和恢复损耗的降低，而不需要降低寿命的因数。
[0006]其他目的和新颖特征将从说明书和附图的描述中变得显而易见。
[0007]根据实施例的半导体器件包括：半导体衬底，具有第一表面和第二表面；绝缘栅双极晶体管(IGBT)和二极管，被形成在半导体衬底上，其中二极管包括：第一导电类型的漂移层，被形成为在半导体衬底的第一表面上具有第一区域；第二导电类型的第一体层，被形成为在漂移层的上部分处具有与第一区域相邻的第二区域；第二导电类型的第一浮置层，被形成为在漂移层的上部分处具有与第一区域相邻的第三区域；第一沟槽电极，被形成在与漂移层的上部分处的第一浮置层相邻的区域中；以及第一控制栅极，被形成在第一区域的顶部。
[0008]在根据实施例的半导体器件中，可以降低FWD的VF和恢复损耗。
附图说明
[0009]图1是根据第一实施例的半导体芯片的平面图。
[0010]图2是根据第一实施例的半导体芯片的平面图。
[0011]图3A示出了根据第一实施例的半导体芯片的IGBT区域的平面图。
[0012]图3B示出了根据第一实施例的半导体芯片的IGBT区域的截面图。
[0013]图4A示出了根据第一实施例的半导体芯片的二极管区域的平面图。
[0014]图4B示出了根据第一实施例的半导体芯片的二极管区域的截面图。
[0015]图5是用于说明根据第一实施例的半导体芯片的操作的电路图。
[0016]图6是用于说明根据第一实施例的半导体芯片的操作的时序图。
[0017]图7是用于说明根据第一实施例的半导体芯片的操作的图。
[0018]图8是根据第一实施例的半导体芯片的二极管区域的截面图。
[0019]图9是用于说明根据第一实施例的半导体芯片的操作的时序图。
[0020]图10是根据第一实施例的半导体芯片的二极管区域的截面图。
[0021]图11是用于说明根据第二实施例的半导体芯片的操作的时序图。
[0022]图12是用于说明根据第二实施例的半导体芯片的操作的时序图。
[0023]图13是用于说明根据第三实施例的半导体芯片的操作的时序图。
[0024]图14是用于说明根据第三实施例的半导体芯片的操作的时序图。
[0025]图15是根据第四实施例的半导体芯片的二极管区域的平面图。
[0026]图16是根据第五实施例的半导体芯片的二极管区域的平面图。
[0027]图17是根据第六实施例的半导体芯片的二极管区域的平面图。
[0028]图18是根据第七实施例的半导体芯片的平面图。
[0029]图19是根据第七实施例的半导体芯片的截面图。
具体实施方式
[0030]在下文中，将参照附图详细描述根据实施例的半导体器件。在说明书和附图中，相同或对应的形式元件由相同的附图标记表示，并且省略其重复描述。在附图中，为了描述方便，可以省略或简化配置。此外，实施例中的至少一些实施例可以彼此任意组合。
[0031]第一实施例
[0032]图1是作为根据第一实施例的半导体器件的半导体芯片(RC
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IGBT)100的平面图。在图1中，为了便于理解，使绝缘薄膜透明的状态。如图1所示，半导体芯片100的表面(第一表面)的大部分被发射极电极1覆盖。在发射极电极1的外周形成栅极电极2。此外，在半导体芯片100的背表面(第二表面)中，形成集电极电极(与阴极电极共用)3。发射极电位被提供给发射极电极1。栅极电位被提供给栅极电极2。
[0033]图2是图1的区域4的放大图。区域5是形成IGBT的区域。区域6是形成二极管(FWD)的区域。
[0034]图3A是IGBT区域5的放大图。图3B是沿图3A的A
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A'线的截面图。第一实施例的IGBT是作为IE型IGBT类型的GE
‑
S型(GE型收缩结构(shrink structure))。如图3A和图3B所示，在IGBT区域中，发射极电极1、集电极电极(阴极电极)3、p+型集电极层15、n+型场截止层16和n
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型漂移层11被形成在半导体衬底上。IGBT区域还包括被提供栅极电位的栅极电位沟槽电极(也称为栅极电位的沟槽栅极)7以及被提供发射极电位的发射极电位沟槽电极(也称为发射极电位的沟槽栅极)。在栅极电位沟槽电极7和发射极电位沟槽电极9之间，形成n+型空穴阻挡层17。由栅极电位沟槽电极7、发射极电位沟槽电极9和空穴势垒层17形成的区域是有源单元区域。在两个有源单元区域之间形成p+型浮置层8(无源单元区域)。
[0035]发射极电位沟槽电极9通过接触孔被耦合到发射极电极1。发射电极1通过接触孔和体接触被耦合到p+型闩锁防止层(latch
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upprevention layer)21。在栅极电位沟槽电极7和发射极电极1的接触孔之间，形成n+型发射极层14和p+型体层20。发射极层14和体层20通过接触孔被耦合到发射极电极1。在图3A中，10是体接触Si(硅)沟槽，12是p+型杂质层，以
及13是FC
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GATE(浮置层控制栅极Floating layer Control GATE)。图3B中的18是栅极绝缘薄膜，19是层间绝缘薄膜。
[0036]如图3A所示，栅极电位沟槽电极7具有在Y轴方向(第一方向)上延伸的线性部分、具有在X轴方向(第二方向)上延伸的弯曲部分的形状。简单来说，它是L形(第一形状，或称为第一栅极电位沟槽电极)。此外，栅极电位沟槽7具有以平行于X轴的线与第一形状线对称的形状(第二形状，或称为第二栅极电位沟槽电极)。n
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型漂移层11和p+型杂质层12形成在被夹在第一形状和第二形状之间的区域中。FC
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【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底，具有第一表面和第二表面；以及绝缘栅双极晶体管IGBT和二极管，被形成在所述半导体衬底上，其中所述二极管包括：第一导电类型的漂移层，被形成为在所述半导体衬底的所述第一表面上具有第一区域；第二导电类型的第一体层，被形成为在所述第一导电类型的所述漂移层的上部分处具有与所述第一区域相邻的第二区域；所述第二导电类型的第一浮置层，被形成为在所述第一导电类型的所述漂移层的上部分处具有与所述第一区域相邻的第三区域；第一沟槽电极，被形成在所述第一导电类型的所述漂移层的上部分处与所述第一浮置层相邻的区域中；以及第一控制栅极，被形成在所述第一区域的顶部。2.根据权利要求1所述的半导体器件，其中所述IGBT包括：第二沟槽电极和第三沟槽电极，在所述第一导电类型的所述漂移层的上部分处被形成在所述第一表面上；所述第一导电类型的空穴阻挡层，在所述第一导电类型的所述漂移层的上部分处被形成在所述第二沟槽电极和所述第三沟槽电极之间；所述第二导电类型的第二体层，被形成在所述第一导电类型的所述空穴阻挡层上；所述第一导电类型的发射极层，在所述第二导电类型的所述第二体层的上部分处被形成在所述第一表面上。3.根据权利要求2所述的半导体器件，还包括：第一电极，被形成在所述第一表面上；以及第二电极，被形成在所述第二表面上，其中所述第二导电类型的所述第一体层和所述第二体层以及所述第一导电类型的所述发射极层被电耦合到所述第一电极。4.根据权利要求3所述的半导体器件，其中所述二极管还包括第四沟槽电极，所述第四沟槽电极被形成为插入所述第一区域。5.根据权利要求3所述的半导体器件，其中所述第一沟槽电极、所述第二沟槽电极和所述第三沟槽电极在平面图中在第一方向上延伸，以及其中所述二极管和所述IGBT被形成为在平面图中在第二方向上彼此相邻。6.根据权利要求3所述的半导体器件，其中所述IGBT还包括所述第二导电类型的第二浮置层和第二控制栅极，其中所述第一导电类型的所述漂移层被形成为在所述第一表面上...

【专利技术属性】
技术研发人员：长田尚，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：