用以为串化器/解串化器电路生成多个输出时钟的时钟生成电路制造技术

一种用来生成多个输出时钟的时钟生成电路包含：一差动电路，用以接收单一输入时钟信号，并且输出两个差动时钟信号以及直流信号；一第一多相滤波器，用以自差动时钟信号生成彼此正交之四个时钟信号；多个设置缓冲器，用以为四个时钟信号设置相同直流点，并且生成四个结果时钟信号；多个耦接多相滤波器，用以生成彼此正交的另外四个时钟信号，以及输出八个结果时钟信号；一相位混合器，用以生成彼此相差45度之八个输出时钟信号；多个恢复缓冲器，用以为该八个时钟信号中每一者设置直流点，并且生成位于相同直流点之八个输出时钟信号。生成位于相同直流点之八个输出时钟信号。生成位于相同直流点之八个输出时钟信号。

【技术实现步骤摘要】
用以为串化器/解串化器电路生成多个输出时钟的时钟生成电路


[0001]本专利技术是有关一种生成具有多个相位之多个时钟的时钟生成电路，且尤指一种利用多个可调多相滤波器(tunable polyphase filter)来生成在宽频带上具有多个相位之多个时钟的时钟生成电路。

技术介绍

[0002]串化器/解串化器(serializer/deserializer,SERDES)架构是用来在集成电路芯片之间进行高速数位资料传输的一种电路，串化器/解串化器要求许多具有多个相位的时钟，传统时钟生成电路利用相位内插器(interpolator)、锁相环(phase locked loop,PLL)及/或延迟锁相环(delay locked loop,DLL)来生成该多个相位，由于该些时钟在时钟生成电路中经常在不同相位被生成，因此结果输出时钟可能包含有工作周期(duty cycle)误差以及偏斜(skew)误差，为了校正这问题，传统时钟生成电路另包含有工作周期校正电路以及正交校正(quadrature correction)，其增加了整个电路的大小、成本以及复杂度，此外，延迟锁相环是为闭环(closed loop)电路，其需要启动以及稳定时间以在特定频率锁定时钟，因此增加了生成多个时钟的所需时间。
[0003]美国专利第8,774,336号教示一种利用多相滤波器来生成多个相位时钟的电路，该电路需要一单一固定频率的四个输入时钟，其不可被调整。为了生成不同相位的时钟，邻近时钟被多相滤波器所生成，并且被传送至相位内插器以差动地生成中间相位的时钟，因此，该混合时钟相位的方法很复杂。
[0004]美国专利第7,733,984号教示一种利用相位旋转器(phase rotator)电路之多相滤波器网路(network)的串化器/解串化器电路，其中用来生成一时钟之四个相位的相位内插器会导致偏斜误差，此外，多相滤波器只可在一固定频率下操作。
[0005]美国专利第9,350,528号教示一种利用多相滤波器网的串化器/解串化器电路，其中相位内插器所生成的时钟需要正交错误的校正。
[0006]因此，极需一种可以生成具有多个相位之多个时钟的时钟生成电路，其中该时钟生成电路不需要复杂电路，以及所生成的时钟具有最小工作周期误差以及最小偏斜误差。

技术实现思路

[0007]本专利技术揭示了一种利用开环(open loop)电路的时钟生成电路，其中该开环电路可自一单一输入时钟生成具有多个相位的多个时钟。
[0008]本专利技术之一实施例揭示了一种用来为一串化器/解串化器电路生成多个输出时钟的时钟生成电路，该多个输出时钟分别具有不同的相位角，该时钟生成电路包含有：一差动电路，用以接收一单一输入时钟信号，并且输出彼此相差180度之两个差动时钟信号以及代表该两个差动时钟信号之一直流点的一直流信号；一第一多相滤波器，用以接收该两个差动输出信号以及该直流信号，以及生成彼此正交之四个时钟信号；多个设置缓冲器，用以接
收该四个时钟信号，为该四个时钟信号设置一相同直流点，并且生成四个结果时钟信号；多个耦接多相滤波器，用以接收该四个结果时钟信号，生成彼此正交且具有关于该四个结果时钟信号之一微斜θ的另外四个时钟信号，以及输出八个结果时钟信号；一相位混合器，用以接收该八个结果时钟信号，将每两个邻近相位信号混合，并且生成一中间输出信号，以生成彼此相差45度之八个输出时钟信号；以及多个恢复缓冲器，用以自该相位混合器接收该八个时钟信号且为该八个时钟信号中的每一时钟信号设置一直流点，并且生成彼此正好相差45度且都位于一相同直流点之八个输出时钟信号。
[0009]单一输入时钟信号是为一方波，并且时钟生成电路另包含有：一单端至差动电路，用以接收该单一输入时钟信号，以及生成两个差动方波；以及一方波至正弦波电路，用以接收该两个差动方波，以及将该两个差动方波转换成两个差动正弦波，其中该两个差动正弦波被输出以作为彼此相差180度之该两个差动时钟信号。
[0010]多个耦接多相滤波器包含有：一第二多相滤波器，用以接收该四个结果时钟信号，并且进行一相同相位差之多个时钟信号之内部叠加，以生成四个具有校正后振幅之时钟信号；以及一第三多相滤波器，用以接收该四个具有校正后振幅之时钟信号，并且生成彼此正交之该另外四个时钟信号；其中该另外四个时钟信号以及该四个具有校正后振幅之时钟信号被输出至该相位混合器，以作为该八个结果时钟信号，该第一多相滤波器、该第二多相滤波器、以及该第三多相滤波器接收相同的多个选择码，以根据多个输入时钟信号之多个频率来调整多个内部电路，每一多相滤波器包含有一第一电阻器组以及一第二电阻器组，以及该多个选择码自该第一电阻器组选择第一多个电阻器且自该第二电阻器组选择第二多个电阻器，以调整该多个多相滤波器。
附图说明
[0011]图1为根据本专利技术一实施例之利用单一输入时钟来生成具有不同相位之8个时钟信号的电路的示意图。
[0012]图2A为在图1所示之第二多相滤波器以及第三多相滤波器之间所生成的时钟相位示意图。
[0013]图2B为在图1所示之电路中第三多相滤波器以及邻近相位混合器之间所生成的时钟相位示意图。
[0014]图2C为在图1所示之电路中邻近相位混合器以及交流耦合直流恢复缓冲器之间所生成的时钟相位示意图。
[0015]图3绘示图1所示之电路中第一多相滤波器以及交流耦合直流恢复缓冲器所生成的时钟信号以及内部元件。
[0016]图4绘示图1所示之电路中第二多相滤波器、第三多相滤波器、邻近相位混合器、以及直流恢复缓冲器的内部元件。
[0017]图5绘示图1所示之耦接至方波至正弦波电路的单端至差动电路的内部元件。
[0018]图6A绘示图1所示之第一多相滤波器的内部元件以及时钟相位。
[0019]图6B绘示图1所示之第二多相滤波器的内部元件以及时钟相位。
[0020]图6C绘示图1所示之第三多相滤波器的内部元件以及时钟相位。
[0021]图7为根据本专利技术一实施例之一多相滤波器的第一可调电阻器组以及第二可调电
阻器组的示意图。
[0022]【符号说明】
[0023]100:电路
[0024]105:单端至差动电路
[0025]107:方波至正弦波电路
[0026]110:差动电路
[0027]120:第一无源多相滤波器
[0028]130:交流耦合直流设置缓冲器
[0029]140:第二无源多相滤波器
[0030]150:第三无源多相滤波器
[0031]160:邻近相位混合器
[0032]170:交流耦合直流恢复缓冲器
[0033]CLK_IN:输入时钟
[0034]Sinp,Sinn:差动正弦波信号
[0035]DC:直流电压信号
[0036]45,90,135,180,225,270,315,360:相位
具体实施方式
[0037]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用以为一串化器/解串化器电路生成多个输出时钟的时钟生成电路，该多个输出时钟分别具有不同的相位角，该时钟生成电路包含有：一差动电路，用以接收一单一输入时钟信号，并且输出彼此相差180度的两个差动时钟信号以及代表该两个差动时钟信号的一直流点的一直流信号；一第一多相滤波器，用以接收该两个差动输出信号以及该直流信号，以及生成彼此正交的四个时钟信号；多个设置缓冲器，用以接收该四个时钟信号，为该四个时钟信号设置一相同直流点，并且生成四个结果时钟信号；多个耦接多相滤波器，用以接收该四个结果时钟信号，生成彼此正交且具有关于该四个结果时钟信号的一微偏斜θ的另外四个时钟信号，以及输出八个结果时钟信号；一相位混合器，用以接收该八个结果时钟信号，将每两个邻近相位信号混合，并且生成一中间输出信号，以生成彼此相差45度的八个输出时钟信号；以及多个恢复缓冲器，用以自该相位混合器接收该八个时钟信号且为该八个时钟信号中的每一时钟信号设置一直流点，并且生成彼此正好相差45度且都位于一相同直流点的八个输出时钟信号。2.如权利要求1所述的时钟生成电路，其中该单一输入时钟信号是为一方波，以及该差动电路包含有：一单端至差动电路，用以接收该单一输入时钟信号，以及生成两个差动方波；以及一方波至正弦波电路，用以接收该两个差动方波，以及将该两个差动方波转...

【专利技术属性】
技术研发人员：维奈苏雷什拉奧，赵启宇，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：