半导体结构的制造方法、半导体结构与存储器技术

本公开提供一种半导体结构的制造方法、半导体结构与存储器。该制造方法包括：提供半导体衬底；在半导体衬底的一侧形成连接垫材料层；在连接垫材料层背离半导体衬底的一侧形成牺牲材料层；图案化牺牲材料层形成牺牲层；根据牺牲层图案化连接垫材料层，形成多个电容连接垫；在相邻电容连接垫之间形成介电层；在介电层一侧形成电容界定材料层；图案化电容界定材料层形成包括多个电容孔的电容界定层，牺牲层通过电容孔露出；通过多个电容孔去除各电容孔中至少部分牺牲层，以使各电容连接垫露出。本公开提供的半导体结构的制造方法，牺牲层能够在电容刻蚀过程中产生自对准的效果，避免产生电容短路问题。生电容短路问题。生电容短路问题。

【技术实现步骤摘要】
半导体结构的制造方法、半导体结构与存储器


[0001]本公开涉及存储
，具体而言，涉及一种半导体结构的制造方法、半导体结构与存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
[0003]在DRAM工艺中，因为电容(Cell capacitors)与有效区(Active Area)的排列错位关系，需要借由内导线落地衬垫(inter metal landing pad)作为电容与节点接触(Node contact)的桥接。但现有的电容刻蚀(Capacitor etch)以及光刻覆盖(lithography overlay)容易造成电容错位，导致出现相邻两电容短路问题。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]本公开的目的在于提供一种半导体结构的制造方法、半导体结构与存储器，牺牲层与介电层的刻蚀比较大，牺牲层能够在电容刻蚀过程中产生自对准的效果，避免产生电容短路问题。
[0006]根据本公开的一个方面，提供了一种半导体结构的制造方法，该半导体结构的制造方法包括：
[0007]提供半导体衬底；
[0008]在所述半导体衬底的一侧形成连接垫材料层；
[0009]在所述连接垫材料层背离所述半导体衬底的一侧形成牺牲材料层；
[0010]图案化所述牺牲材料层形成牺牲层；
[0011]根据所述牺牲层图案化所述连接垫材料层，形成多个电容连接垫；
[0012]在相邻所述电容连接垫之间形成介电层；
[0013]在所述介电层背离所述半导体衬底的一侧形成电容界定材料层；
[0014]图案化所述电容界定材料层，形成包括多个电容孔的电容界定层，所述牺牲层通过所述电容孔露出；
[0015]通过多个所述电容孔去除各电容孔中至少部分所述牺牲层，以使各所述电容连接垫露出。
[0016]在本公开的一种示例性实施例中，根据所述牺牲层图案化所述连接垫材料层，形成多个电容连接垫之后，在相邻所述电容连接垫之间形成介电层之前，所述制造方法还包
括：
[0017]对所述电容连接垫的表面进行灰化处理。
[0018]在本公开的一种示例性实施例中，在相邻所述电容连接垫之间形成介电层，包括：
[0019]在所述牺牲层背离所述半导体衬底的一侧形成介电材料层，且所述介电材料层填充相邻的所述电容连接垫之间的间隙；
[0020]去除位于所述牺牲层顶面所在平面上的所述介电材料层，形成位于相邻所述电容连接垫之间的介电层。
[0021]在本公开的一种示例性实施例中，在所述连接垫材料层背离所述半导体衬底的一侧形成牺牲材料层之后，图案化所述牺牲材料层形成牺牲层之前，所述制造方法还包括：
[0022]在所述牺牲材料层背离所述半导体衬底的一侧形成可灰化硬掩膜材料层；
[0023]对所述可灰化硬掩膜材料层背离所述半导体衬底一侧形成硬掩膜；
[0024]根据所述硬掩膜对所述可灰化硬掩膜材料层及所述牺牲材料层进行图案化处理，形成牺牲层。
[0025]在本公开的一种示例性实施例中，通过所述电容孔去除所述牺牲层，以使各所述电容连接垫露出，包括：
[0026]通过所述电容孔采用干法刻蚀工艺去除所述牺牲层，以使各所述电容连接垫露出。
[0027]在本公开的一种示例性实施例中，所述干法刻蚀工艺采用的气体包括C4F6与C4F8中的至少一种。
[0028]在本公开的一种示例性实施例中，所述牺牲层与所述电容界定层的材料相同。
[0029]在本公开的一种示例性实施例中，所述牺牲层的材料包括氧化硅。
[0030]在本公开的一种示例性实施例中，所述介电层的材料包括氮化硅。
[0031]根据本公开的另一个方面，提供了一种半导体结构，该半导体结构由上述任一实施例提供的制造方法制得。
[0032]在本公开的一种示例性实施例中，所述半导体结构包括：
[0033]半导体衬底；
[0034]多个电容连接垫，设于所述半导体衬底的一侧；
[0035]介电层，设于所述电容连接垫之间；所述介电层包括多个通孔，多个所述电容连接垫通过多个所述通孔一一对应露出；
[0036]牺牲层，设于所述电容连接垫背离所述半导体衬底的一侧，且位于所述通孔中；各所述通孔中的所述牺牲层部分覆盖对应的所述电容连接垫；
[0037]在本公开的一种示例性实施例中，各所述通孔中的所述牺牲层与所述通孔的侧壁接触。
[0038]在本公开的一种示例性实施例中，各所述通孔中的所述牺牲层与所述通孔同一侧的侧壁接触。
[0039]在本公开的一种示例性实施例中，所述牺牲层沿着所述半导体衬底所在水平面的水平截面的形状可为环状或月牙状。
[0040]在本公开的一种示例性实施例中，所述半导体结构还包括：
[0041]下电极层，设于所述电容连接垫背离所述半导体衬底的一侧；所述下电极层包括
多个柱状电极，多个所述柱状电极一一对应设于多个所述电容连接垫上；
[0042]电容介质层，设于所述下电极层背离所述半导体衬底的一侧，覆盖多个所述柱状电极；
[0043]上电极层，设于所述电容介质层背离所述下电极层的一侧。
[0044]根据本公开的又一个方面，提供了一种存储器，该存储器包括上述的半导体结构。
[0045]本公开提供的半导体结构的制造方法，通过在电容连接垫上设置与介电层的刻蚀比较大的牺牲层，电容连接垫上无介电层，因此无需移除底部介电层；在刻蚀露出电容连接垫时，牺牲层能够在电容刻蚀过程中产生自对准的效果，使得电容刻蚀可在overlay shift或是偏斜刻蚀条件下，使得电容仍然能落在内金属衬垫上。
[0046]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0047]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0048]图1
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图3为相关技术中半导体结构的制造方法的工序图。
[0049]图4为本公开的一种实施例提供的半导体结构的俯视图。
[0050]图5为图4中有缘本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底的一侧形成连接垫材料层；在所述连接垫材料层背离所述半导体衬底的一侧形成牺牲材料层；图案化所述牺牲材料层形成牺牲层；根据所述牺牲层图案化所述连接垫材料层，形成多个电容连接垫；在相邻所述电容连接垫之间形成介电层；在所述介电层背离所述半导体衬底的一侧形成电容界定材料层；图案化所述电容界定材料层，形成包括多个电容孔的电容界定层，所述牺牲层通过所述电容孔露出；通过多个所述电容孔去除各电容孔中至少部分所述牺牲层，以使各所述电容连接垫露出。2.根据权利要求1所述的制造方法，其特征在于，根据所述牺牲层图案化所述连接垫材料层，形成多个电容连接垫之后，在相邻所述电容连接垫之间形成介电层之前，所述制造方法还包括：对所述电容连接垫的表面进行灰化处理。3.根据权利要求1所述的制造方法，其特征在于，在相邻所述电容连接垫之间形成介电层，包括：在所述牺牲层背离所述半导体衬底的一侧形成介电材料层，且所述介电材料层填充相邻的所述电容连接垫之间的间隙；去除位于所述牺牲层顶面所在平面上的所述介电材料层，形成位于相邻所述电容连接垫之间的介电层。4.根据权利要求1所述的制造方法，其特征在于，在所述连接垫材料层背离所述半导体衬底的一侧形成牺牲材料层之后，图案化所述牺牲材料层形成牺牲层之前，所述制造方法还包括：在所述牺牲材料层背离所述半导体衬底的一侧形成可灰化硬掩膜材料层；对所述可灰化硬掩膜材料层背离所述半导体衬底一侧形成硬掩膜；根据所述硬掩膜对所述可灰化硬掩膜材料层及所述牺牲材料层进行图案化处理，形成牺牲层。5.根据权利要求1所述的制造方法，其特征在于，通过所述电容孔去除所述牺牲层，以使各所述电容连接垫露出，包括：通过所述电容孔采用干法刻蚀工艺去除所述牺牲层，以使各所述电容连接垫露出。6.根据权利要求5所述的...

【专利技术属性】
技术研发人员：苏茂华，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：