本公开实施例公开了一种符号位加法电路和二进制有符号数加法电路、芯片、计算装置，其中，该符号位加法电路包括：输入模块、最高数值位运算模块和符号位运算模块；输入模块用于接收第一数据和第二数据的第一符号位和第二符号位，以及第一数据和第二数据的最高数值位对应的进位数值；基于第一符号位、第二符号位和进位数值，生成中间数值；符号位运算模块用于对中间数值进行逻辑运算，得到并输出第一数据和第二数据的和值的符号位；最高数值位运算模块用于接收中间数值，对中间数值进行逻辑运算，得到并输出和值的最高数值位。本公开实施例简化了电路结构，降低了加法器的面积，减小了运算功耗，降低了运算延迟时间，最终提高了运算效率。运算效率。运算效率。
【技术实现步骤摘要】
符号位加法电路和二进制有符号数加法电路
[0001]本公开涉及计算机
，尤其是一种符号位加法电路和二进制有符号数加法电路、芯片及计算装置。
技术介绍
[0002]在计算机中，二进制分为有符号数和无符号数，以1001举例，当1001为4比特无符号二进制时，该4位数都为数值位，等于十进制数9。当1001为4比特有符号二进制时，该4位数的最高位为符号位，1表示该数为负数，0表示该数为正数，其余三位数“001”为数值位，所以1001作为有符号数，其为负数，再根据负数数值位的补码转换，此时1001等于十进制数
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7。
[0003]芯片设计中通常使用全加器、半加器等传统加法器逻辑电路对二进制数进行计算。当计算两个多比特数相加时，通常可以使用多个加法器完成。
[0004]在处理有符号位和无符号位的多比特数相加时，目前的技术方案所需的传统加法器数量不同。例如，如图1A所示，其示出了现有的两个4比特无符号数(即A3A2A1A0和B3B2B1B0)的加法电路，该方案采用了4个传统加法器串联的结构，完成了加法计算，并产生了一个无符号位的5比特二进制数(即S4S3S2S1S0)，其中最高位S4是数值位，由最高位加法器的进位输出得来。
[0005]如图1B所示，其示出了现有的两个4比特有符号数的加法电路，该方案采用了5个传统加法器串联的结构，完成了加法计算，并产生了一个有符号位的5比特二进制数，其中最高位S4是符号位，由最高位加法器对A3、B3和进位Ci3的求和输出得来。
[0006]由图1B可以看出，目前在处理有符号数的加法运算时，采用的传统加法器进位串行结构，其需要两个加法器对输入数据的符号位进行处理，导致电路结构复杂化。
技术实现思路
[0007]本公开的实施例提供了一种符号位加法电路和二进制有符号数加法电路、芯片及计算装置。
[0008]根据本公开实施例的一个方面，提供了一种符号位加法电路，该电路包括：输入模块、最高数值位运算模块和符号位运算模块；输入模块用于接收待进行加法运算的第一数据和第二数据的第一符号位和第二符号位，以及第一数据和第二数据的最高数值位对应的进位数值；基于第一符号位、第二符号位和进位数值，生成中间数值；符号位运算模块用于接收中间数值，对中间数值进行逻辑运算，得到并输出第一数据和第二数据的和值的符号位；最高数值位运算模块用于接收中间数值，对中间数值进行逻辑运算，得到并输出和值的最高数值位。
[0009]在一些实施例中，输入模块用于对第一符号位和第二符号位进行逻辑运算，输出中间数值；最高数值位运算模块包括第一反相单元和第一选择单元，符号位运算模块包括第二反相单元和第二选择单元，第一反相单元和第二反相单元分别用于对进位数值进行反
相运算；第一选择单元用于根据中间数值，从进位数值、第一反相单元输出的反相值中，选择数值作为和值的最高数值位；第二选择单元用于根据中间数值，从输入符号位数值和第二反相单元输出的反相值中，选择数值作为和值的符号位，其中，输入符号位数值包括第一符号位和/或第二符号位。
[0010]在一些实施例中，输入模块包括异或门和同或门；异或门用于对第一符号位和第二符号位进行异或运算，得到第一中间数值；同或门用于对第一符号位和第二符号位进行同或运算，得到第二中间数值。
[0011]在一些实施例中，输入模块还包括第一摆幅扩展子单元和第二摆幅扩展子单元；第一摆幅扩展子单元与异或门的输出端连接，用于扩展第一中间数值的电平摆幅；第二摆幅扩展子单元与同或门的输出端连接，用于扩展第二中间数值的电平摆幅。
[0012]在一些实施例中，第一选择单元包括第一开关和第二开关，第二选择单元包括第三开关和第四开关，第一开关、第二开关、第三开关和第四开关的控制端用于接收中间数值；第一开关的输入端用于接收进位数值，第一开关的输出端用于输出和值的最高数值位；第二开关的两个输入端分别连接第一反相单元和第二反相单元的输出端，第二开关的输出端用于输出和值的最高数值位；第三开关的输入端用于接收输入符号位数值，第三开关的输出端用于输出和值的符号位；第四开关的两个输入端分别连接第一反相单元和第二反相单元的输出端，第四开关的输出端用于输出和值的符号位。
[0013]在一些实施例中，第一开关和第三开关分别为传输门结构的开关。
[0014]在一些实施例中，第二开关和第四开关为两个晶体管串联结构的开关。
[0015]根据本公开实施例的另一个方面，提供了一种二进制有符号数加法电路，该电路包括：符号位加法器和预设数量个数值位加法器，其中，符号位加法器由上述符号位加法电路构成，符号位加法器包括第一符号位输入端、第二符号位输入端、进位输入端、符号位输出端、最高数值位输出端；第一符号位输入端和第二符号位输入端分别用于接收待进行加法运算的第一数据和第二数据的符号位，进位输入端用于接收预设数量个数值位加法器中的最高数值位加法器输出的进位；符号位输出端用于输出第一数据和第二数据的和值的符号位，最高数值位输出端用于输出和值的最高数值位，预设数量个数值位加法器各自的数值位输出端分别用于输出和值的对应数值位。
[0016]根据本公开实施例的另一个方面，提供了一种芯片，该芯片包括上述二进制有符号数加法电路。
[0017]根据本公开实施例的另一个方面，提供了一种计算装置，该计算装置包括上述芯片。
[0018]本公开上述实施例提供的符号位加法电路和二进制有符号数加法电路、芯片及计算装置，通过基于二进制有符号数加法的原理，将二进制有符号的第一数据和第二数据的符号位的运算过程，集成到一个加法电路中，即该电路可以对输入的第一符号位和第二符号位以及进位数值进行运算，输出第一数据和第二数据的和值的符号位和最高数值位，相比于现有技术在进行加法运算时，需要两个加法器处理第一符号位、第二符号位和进位数值，本公开实施例减少了加法运算所需的加法器的数量，简化了电路结构，降低了加法器的面积，减小了运算功耗，降低了运算延迟时间，最终提高了运算效率。
[0019]下面通过附图和实施例，对本公开的技术方案做进一步的详细描述。
附图说明
[0020]通过结合附图对本公开实施例进行更详细的描述，本公开的上述以及其他目的、特征和优势将变得更加明显。附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开，并不构成对本公开的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
[0021]图1A是现有的4比特无符号数的加法电路的示例性示意图。
[0022]图1B是现有的4比特有符号数的加法电路的示例性示意图。
[0023]图2是本公开一示例性实施例提供的符号位加法电路的结构示意图。
[0024]图3是本公开一示例性实施例提供的二进制有符号的第一数据和第二数据相加的示意图。
[0025]图4是本公开另一示例性实施例提供的符号位加法电路的结构示意图。
[0026]图5是本公开另一示例性本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种符号位加法电路，包括：输入模块、最高数值位运算模块和符号位运算模块；所述输入模块用于接收待进行加法运算的第一数据和第二数据的第一符号位和第二符号位，以及所述第一数据和所述第二数据的最高数值位对应的进位数值；基于所述第一符号位、所述第二符号位和所述进位数值，生成中间数值；所述符号位运算模块用于接收所述中间数值，对所述中间数值进行逻辑运算，得到并输出所述第一数据和所述第二数据的和值的符号位；所述最高数值位运算模块用于接收所述中间数值，对所述中间数值进行逻辑运算，得到并输出所述和值的最高数值位。2.根据权利要求1所述的电路，其中，所述输入模块用于对所述第一符号位和所述第二符号位进行逻辑运算，输出中间数值；所述最高数值位运算模块包括第一反相单元和第一选择单元，所述符号位运算模块包括第二反相单元和第二选择单元，所述第一反相单元和所述第二反相单元分别用于对所述进位数值进行反相运算；所述第一选择单元用于根据所述中间数值，从所述进位数值、所述第一反相单元输出的反相值中，选择数值作为所述和值的最高数值位；所述第二选择单元用于根据所述中间数值，从输入符号位数值和所述第二反相单元输出的反相值中，选择数值作为所述和值的符号位，其中，所述输入符号位数值包括所述第一符号位和/或所述第二符号位。3.根据权利要求2所述的电路，其中，所述输入模块包括异或门和同或门；所述异或门用于对所述第一符号位和所述第二符号位进行异或运算，得到第一中间数值；所述同或门用于对所述第一符号位和所述第二符号位进行同或运算，得到第二中间数值。4.根据权利要求3所述的电路，其中，所述输入模块还包括第一摆幅扩展子单元和第二摆幅扩展子单元；所述第一摆幅扩展子单元与所述异或门的输出端连接，用于扩展所述第一中间数值的电平摆幅；所述第二摆幅扩展子单元与所述同或门的输出端连接，用于扩展所述第二中间数值的电平摆幅。5.根据权利要求...
【专利技术属性】
技术研发人员：索超，姚鹏，李蓉，赵爽，吴强，
申请(专利权)人：上海后摩智能科技有限公司，
类型：发明
国别省市：
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