半导体结构的制作方法及半导体结构技术

本公开提供一种半导体结构的制作方法及半导体结构，制作方法包括：提供基底，顶部设置有第一沟槽；在第一沟槽上形成多个L型堆叠的有源区，有源区包括交替堆叠的第一导电层和第一介质层；去除部分第一导电层，以在有源区中形成L型的第二沟槽；形成电容结构，电容结构的部分结构位于第二沟槽中，且电容结构的第一端部与第一导电层连接。形成L型的有源区，并在有源区中形成L型的第二沟槽，进而能够在第二沟槽中形成L型的电容结构，L型的电容结构的下电极和上电极具有更大的相对面积，具有更大的电容容量，利于提高存储密度。利于提高存储密度。利于提高存储密度。

【技术实现步骤摘要】
半导体结构的制作方法及半导体结构


[0001]本公开涉及半导体
，尤其涉及一种半导体结构的制作方法及半导体结构。

技术介绍

[0002]随着半导体芯片的不断发展，芯片的关键尺寸(Critical Dimension，CD)不断减小，但是光刻机技术存在限制，导致关键尺寸缩小存在极限，使得芯片的存储密度不高。

技术实现思路

[0003]以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开的第一方面，提供了一种半导体结构的制作方法，包括：
[0005]提供基底，顶部设置有第一沟槽；
[0006]在所述第一沟槽上形成多个L型堆叠的有源区，所述有源区包括交替堆叠的第一导电层和第一介质层；
[0007]去除部分所述第一导电层，以在所述有源区中形成L型的第二沟槽；
[0008]形成电容结构，所述电容结构的部分结构位于所述第二沟槽中，且所述电容结构的第一端部与所述第一导电层连接。
[0009]在一些实施例中，在所述第一沟槽上形成多个L型堆叠的有源区，包括：
[0010]在所述基底上形成Z型堆叠的有源层；
[0011]去除所述有源层的部分结构，保留的位于所述第一沟槽中的所述有源层形成多个L型堆叠的有源区。
[0012]在一些实施例中，所述形成Z型堆叠的有源层，包括：
[0013]在所述基底上交替形成第一导电材料层和第一介质材料层；
[0014]形成第三沟槽，暴露出所述第一沟槽的底壁，并且暴露出所述第一导电材料层和所述第一介质材料层的侧壁，所述第三沟槽将所述第一导电材料层和所述第一介质材料层分隔成至少两个Z型堆叠的有源层。
[0015]在一些实施例中，形成Z型堆叠的有源层后，所述半导体结构的制作方法还包括：
[0016]去除部分所述第一导电层，以在相邻的所述第一介质层之间形成第四沟槽，所述第四沟槽与所述第三沟槽连通；
[0017]在所述第四沟槽中形成位线。
[0018]在一些实施例中，去除所述有源层的部分结构，包括：
[0019]去除超出所述第一沟槽的所述有源层，以形成L型堆叠的有源层；和/或，
[0020]去除所述有源层的部分结构，以形成多个第五沟槽，所述第五沟槽将所述有源层分隔成多个有源区。
[0021]在一些实施例中，所述去除所述有源层的部分结构之后，所述半导体结构的制作
方法还包括：
[0022]填充所述第一沟槽；
[0023]平坦化填充后的所述第一沟槽的顶面。
[0024]在一些实施例中，平坦化填充后的所述第一沟槽的顶面后，所述半导体结构的制作方法还包括：
[0025]形成多个字线，所述字线与所述有源区接触。
[0026]在一些实施例中，去除部分所述第一导电层，以在所述有源区中形成L型的第二沟槽，包括：
[0027]在填充后的所述第一沟槽的顶面形成第二介质层和第一支撑层；
[0028]形成第一通孔，所述第一通孔在所述基底的厚度方向上贯穿所述第二介质层和所述第一支撑层，以暴露出所述第一导电层的顶面；
[0029]沿所述第一通孔去除所述第一导电层的部分结构。
[0030]在一些实施例中，形成电容结构，包括：
[0031]通过所述第一通孔，在所述第二沟槽和所述第一通孔中形成所述电容结构。
[0032]在一些实施例中，形成电容结构后，半导体结构的制作方法还包括：
[0033]在所述第一支撑层的顶面形成第三介质层和第二支撑层；
[0034]形成第二通孔和第三通孔，所述第二通孔在所述基底的厚度方向上贯穿所述第三介质层和所述第二支撑层，并暴露出所述电容结构的第二端部，所述第三通孔在所述基底的厚度方向上贯穿所述第三介质层、所述第二支撑层、所述第一支撑层和所述第二介质层，并暴露出所述字线的至少部分顶面；
[0035]在所述第二通孔中形成所述电容导电结构，在所述第三通孔中形成字线导电结构。
[0036]根据本公开实施例的第二方面，提供了一种半导体结构，包括：
[0037]基底；
[0038]有源区，设置于所述基底上，所述有源区为L型堆叠的结构，包括交替堆叠的第一导电层和第一介质层；
[0039]电容结构，所述电容结构的第一端部呈L型且与所述第一导电层连接。
[0040]在一些实施例中，所述半导体结构还包括：
[0041]位线，位于相邻所述第一介质层之间，所述位线与所述第一导电层连接。
[0042]在一些实施例中，所述半导体结构还包括：
[0043]字线，覆盖所述第一导电层和所述第一介质层的部分侧壁。
[0044]在一些实施例中，所述半导体结构还包括：
[0045]填充层，位于所述基底上；
[0046]叠层结构，位于所述填充层上；
[0047]所述叠层结构为第一支撑层、第二介质层和第一支撑层的叠层结构，所述第二介质层和所述第一支撑层设置有第一通孔，所述第一通孔在所述基底的厚度方向上贯穿所述第二介质层和所述第一支撑层，所述电容结构设置于所述第一通孔中。
[0048]在一些实施例中，所述半导体结构还包括：
[0049]第三介质层，位于所述第一支撑层上；
[0050]第二支撑层，位于所述第三介质层上；
[0051]其中，所述第三介质层和所述第二支撑层设置有第二通孔，所述第二通孔在所述基底的厚度方向上贯穿所述第三介质层和所述第二支撑层，暴露出所述电容结构的第二端部。
[0052]本公开提供的半导体结构的制作方法及半导体结构中，形成L型的有源区，并在有源区中形成L型的第二沟槽，进而能够在第二沟槽中形成L型的电容结构，L型的电容结构的下电极和上电极具有更大的相对面积，具有更大的电容容量，利于提高存储密度。
[0053]在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
[0054]并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
[0055]图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
[0056]图2是根据一示例性实施例示出的形成基底的半导体结构的示意图。
[0057]图3是根据一示例性实施例示出的形成有源层后半导体结构的示意图。
[0058]图4是根据一示例性实施例示出的形成光刻胶层后半导体结构的示意图。
[0059]图5是根据一示例性实施例示出的形成第三沟槽后半导体结构的示意图。
[0060]图6是根据一示例性实施例示出的形成第四沟槽后半导体结构的示意图。
[0061]图7是根据一示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括：提供基底，顶部设置有第一沟槽；在所述第一沟槽上形成多个L型堆叠的有源区，所述有源区包括交替堆叠的第一导电层和第一介质层；去除部分所述第一导电层，以在所述有源区中形成L型的第二沟槽；形成电容结构，所述电容结构的部分结构位于所述第二沟槽中，且所述电容结构的第一端部与所述第一导电层连接。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述第一沟槽上形成多个L型堆叠的有源区，包括：在所述基底上形成Z型堆叠的有源层；去除所述有源层的部分结构，保留的位于所述第一沟槽中的所述有源层形成多个L型堆叠的有源区。3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述形成Z型堆叠的有源层，包括：在所述基底上交替形成第一导电材料层和第一介质材料层；形成第三沟槽，暴露出所述第一沟槽的底壁，并且暴露出所述第一导电材料层和所述第一介质材料层的侧壁，所述第三沟槽将所述第一导电材料层和所述第一介质材料层分隔成至少两个Z型堆叠的有源层。4.根据权利要求3所述的半导体结构的制作方法，其特征在于，形成Z型堆叠的有源层后，所述半导体结构的制作方法还包括：去除部分所述第一导电层，以在相邻的所述第一介质层之间形成第四沟槽，所述第四沟槽与所述第三沟槽连通；在所述第四沟槽中形成位线。5.根据权利要求2所述的半导体结构的制作方法，其特征在于，去除所述有源层的部分结构，包括：去除超出所述第一沟槽的所述有源层，以形成L型堆叠的有源层；和/或，去除所述有源层的部分结构，以形成多个第五沟槽，所述第五沟槽将所述有源层分隔成多个有源区。6.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述去除所述有源层的部分结构之后，所述半导体结构的制作方法还包括：填充所述第一沟槽；平坦化填充后的所述第一沟槽的顶面。7.根据权利要求6所述的半导体结构的制作方法，其特征在于，平坦化填充后的所述第一沟槽的顶面后，所述半导体结构的制作方法还包括：形成多个字线，所述字线与所述有源区接触。8.根据权利要求7所述的半导体结构的制作方法，其特征在于，去除部分所述第一导电层，以在所述有源区中形成L型的第二沟槽，包括：在填充后的所述第一沟槽的顶面形成第二介质层和第一支撑层；形成第一通孔...

【专利技术属性】
技术研发人员：郭帅，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：