内嵌交叉结构的亚阈值P-P-N型10管存储单元制造技术

本发明专利技术公开了一种内嵌交叉结构的亚阈值P

【技术实现步骤摘要】
内嵌交叉结构的亚阈值P
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P
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N型10管存储单元


[0001]本专利技术涉及一种存储单元，尤其是涉及一种内嵌交叉结构的亚阈值P
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P
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N型10管存储单元。

技术介绍

[0002]SRAM通常占有芯片的大量面积，尤其是随着工艺技术的进步，其所占的比例越来越大。据美国半导体技术蓝图(ITRS)预测，到2020年，SRAM在片上系统(SoC)所占的比例将达到80％以上。因此，芯片的主要性能，包括面积、速度和功耗，都由SRAM主导。但是，随着工艺技术的进步，工艺偏差和器件参数的不匹配越来严重，SRAM因其采用最小尺寸的晶体管，所以对这些工艺变化非常敏感，使得其很容易产生读、写功能性错误，特别是对于工作在亚阈值电压下的SRAM来说，这种情况更为严重。因此，提高亚阈值SRAM的读、写操作的稳定性越来越受到设计者们的关注。
[0003]传统的6管(6Transistors，6T)SRAM，由于其电路本身存在的读、写相互约束问题，使得其容易发生读破坏现象，导致其无法在亚阈值电压下工作。所以，在设计亚阈值SRAM时，设计者更倾向采用其它新型结构的存储单元来实现SRAM设计。例如，2006年，作者K.Takeda，在杂志“Journal of Solid
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State Circuits”中发表“Aread
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static
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noise
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margin
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free SRAM cell for low
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VDD and high
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speed applications”，提出一个单端的7管存储单元，在90nm工艺下，64kbits的7T
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SRAM可以在440mV的电压下工作；2007年，作者L.Chang，在会议“Symposium on VLSI:Technology Paper”中发表“A 5.3GHz 8T
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SRAM with operation down to 0.41V in 65nm CMOS”，提出一个单端的8管存储单元，采用65nm工艺制造的32kbits 8T
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SRAM，可以在最低0.41V的电压下工作，同时具有295MHz的工作频率；2012年，作者M.H.Tu，在杂志“Journal of Solid
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State Circuits”中发表“A single
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ended disturb
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free 9T subthreshold SRAM with cross
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point data
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aware write word
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line structure,negative bit
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line and adaptive read operation timing tracing”，提出一个采用十字交叉(cross
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point)写方式的9管存储单元，采用65nm制造的72kbits 9T
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SRAM，它的最小工作电压为0.35V，同时具有229KHz的操作频率和4.05μW的静态功耗消耗。
[0004]虽然上述这些新型SRAM都能在亚阈值电压下工作，但是它们读、写噪声容限较低，都需要读、写辅助电路来进行帮忙，一旦失去读、写辅助电路，它们就很容易受到噪声的干扰，导致读、写稳定性降低。

技术实现思路

[0005]本专利技术所要解决的技术问题是提供一种能够在亚阈值电压下工作，具有非常高的读、写噪声容限，不容易受到噪声的干扰，不需要额外配备读、写辅助电路，具有较高读、写稳定性的内嵌交叉结构的亚阈值P
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P
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N型10管存储单元。
[0006]本专利技术解决上述技术问题所采用的技术方案为：一种内嵌交叉结构的亚阈值P
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P
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N型10管存储单元，包括一对内嵌交叉结构的交叉耦合P
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P
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N型反相器、两组NMOS传输管、四个存储结点、字线WL、写字线WWL和一对位线，将一对内嵌交叉结构的交叉耦合P
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P
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N型反相器分别称为第一P
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P
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N型反相器和第二P
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P
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N型反相器，将两组NMOS传输管分别称为第一组NMOS传输管和第二组NMOS传输管，将四个存储结点分别称为第一存储结点、第二存储结点、第三存储结点和第四存储结点,将一对位线分别称为位线BL和位线BLB；所述的第一P
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P
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N型反相器包括第一PMOS管、第二PMOS管和第一NMOS管，所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极连接且其连接端为所述的第一P
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P
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N型反相器的输出端，所述的第一P
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P
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N型反相器的输出端和所述的第二存储结点连接，所述的第一PMOS管的漏极、所述的第二PMOS管的源极均与所述的第一存储结点连接，所述的第二PMOS管的漏极和所述的第一NMOS管的漏极均与所述的第三存储结点连接，所述的第一NMOS管的源极接地，所述的第二PMOS管的栅极和所述的第四存储结点连接；所述的第二P
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P
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N型反相器包括第三PMOS管、第四PMOS管和第二NMOS管，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极连接且其连接端为所述的第二P
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P
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N型反相器的输入端，所述的第二P
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P
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N型反相器的输入端和所述的第一存储结点连接，所述的第三PMOS管的漏极、所述的第四PMOS管的源极均与所述的第二存储结点连接，所述的第四PMOS管的漏极和所述的第二NMOS管的漏极均与所述的第四存储结点连接，所述的第二NMOS管的源极接地，所述的第四PMOS管的栅极和所述的第三存储结点连接；所述的第二PMOS管和所述的第四PMOS管相互交叉耦合，构成内嵌的交叉结构，所述的第一P
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P
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N型反相器和所述的所述的第二P
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P
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N型反相器相互交耦合，构成所述的存储单元的存储核心；所述的第一组NMOS传输管包括第三NMOS管和第四NMOS管，所述的第三NMOS管的栅极和所述的写字线WWL连接，所述的第三NMOS管的源极和所述的位线BL连接，所述的第三NMOS管的漏极和所述的第一存储结点连接，所述的第四NMOS管的栅极和所述的字线WL连接，所述的第四NMOS管的源极和所述的位线BL连接，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内嵌交叉结构的亚阈值P
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P
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N型10管存储单元，其特征在于包括一对内嵌交叉结构的交叉耦合P
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P
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N型反相器、两组NMOS传输管、四个存储结点、字线WL、写字线WWL和一对位线，将一对内嵌交叉结构的交叉耦合P
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P
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N型反相器分别称为第一P
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P
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N型反相器和第二P
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P
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N型反相器，将两组NMOS传输管分别称为第一组NMOS传输管和第二组NMOS传输管，将四个存储结点分别称为第一存储结点、第二存储结点、第三存储结点和第四存储结点,将一对位线分别称为位线BL和位线BLB；所述的第一P
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P
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N型反相器包括第一PMOS管、第二PMOS管和第一NMOS管，所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极连接且其连接端为所述的第一P
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P
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N型反相器的输出端，所述的第一P
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N型反相器的输出端和所述的第二存储结点连接，所述的第一PMOS管的漏极、所述的第二PMOS管的源极均与所述的第一存储结点连接，所述的第二PMOS管的漏极和所述的第一NMOS管的漏极均与所述的第三存储结点连接，所述的第一NMOS管的源极接地，所述的第二PMOS管的栅极和所述的第四存储结点连接；所述的第二P
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P
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N型反相器包括第三PMOS管、第四PMOS管和第二NMOS管，所述...

【专利技术属性】
技术研发人员：温亮，孟增辉，左开伟，路士兵，卫国华，
申请(专利权)人：中国人民武装警察部队海警学院，
类型：发明
国别省市：