时钟信号处理电路、半导体装置以及半导体系统制造方法及图纸

本发明专利技术公开了一种时钟信号处理电路、半导体装置以及半导体系统。一种时钟信号处理电路，包括时钟缓冲器，其在接收具有相反相位的第一时钟信号对之后生成具有相反相位的第二时钟信号对，并且直到开始切换第一时钟信号对为止根据控制信号来将第二时钟信号对固定为确定电平。确定电平。确定电平。

【技术实现步骤摘要】
时钟信号处理电路、半导体装置以及半导体系统
[0001]相关申请的交叉引用
[0002]本申请要求在2021年4月7日向韩国知识产权局提交的申请号为10
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2021
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0045215的韩国申请的优先权，其全部内容通过引用整体合并于此。


[0003]各个实施例可以总体上涉及一种半导体电路，更具体地涉及一种时钟信号处理电路、一种半导体装置以及一种半导体系统。

技术介绍

[0004]例如半导体存储装置的半导体装置可以用于如下系统形式中，该系统形式包括与半导体存储装置连接来执行数据发送和接收的控制器。
[0005]半导体存储装置可以使用从控制器提供的系统时钟信号HCK/HCKB以及数据时钟信号WCK/WCKB，该数据时钟信号WCK/WCKB的频率高于系统时钟信号的频率。
[0006]系统时钟信号HCK/HCKB可以是始终从控制器提供的时钟信号，而数据时钟信号WCK/WCKB可以是仅当数据被写入半导体存储装置时从控制器提供的时钟信号。
[0007]根据半导体存储装置(例如，图形双数据速率同步动态随机存取存储器(GDDR SDRAM))的操作标准，可以确定来执行用于将系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位相匹配的时钟训练操作。

技术实现思路

[0008]在本公开的实施例中，一种时钟信号处理电路可以包括时钟缓冲器，该时钟缓冲器在接收具有相反相位的第一时钟信号对之后生成具有相反相位的第二时钟信号对，并且在开始切换第一时钟信号对之前根据控制信号而将第二时钟信号对固定为确定电平。
[0009]在本公开的实施例中，一种半导体装置可以包括：训练电路，其仅在初始上电过程中执行一次时钟训练操作并且禁止在初始上电处理之后执行关于自刷新退出命令和时钟训练进入命令的时钟训练操作；以及时钟信号处理电路，其根据自刷新退出命令和时钟训练进入命令中的至少一个来执行时钟缓冲控制操作，所述时钟缓冲控制操作控制接收数据时钟信号的时钟缓冲器的输出。
[0010]在本公开的实施例中，一种半导体系统可以包括：半导体装置，其仅在初始上电过程中执行一次时钟训练操作，以及根据自刷新退出命令和时钟训练进入命令中的至少一个来执行控制接收数据时钟信号的时钟缓冲器的输出的时钟缓冲控制操作，而在初始上电过程之后不执行关于自刷新退出命令和时钟训练进入命令的时钟训练操作；以及控制器，其向半导体装置提供系统时钟信号、数据时钟信号、自刷新退出命令以及时钟训练进入命令中的至少一个，并且向半导体装置提供在初步段和主段中具有不同频率的数据时钟信号。控制器可以提供在初步段中频率低于主段的目标频率的数据时钟信号。
附图说明
[0011]结合附图根据以下详细描述，将更清楚地理解本公开的主题的以上和其他方面、特征以及优点，在附图中：
[0012]图1是示出常规时钟信号处理方法的图；
[0013]图2是示出根据本公开的实施例的时钟信号处理方法的图；
[0014]图3是示出根据本公开的实施例的半导体系统的结构的图；
[0015]图4是示出根据本公开的实施例的时钟信号处理电路的结构的图；
[0016]图5是示出图4的控制电路的结构的图；
[0017]图6是示出图4的分频电路的结构的图；
[0018]图7是示出根据本公开的实施例的时钟信号处理电路的操作时序的图；
[0019]图8是示出根据本公开的另一个实施例的半导体系统的结构的图；
[0020]图9是示出根据本公开的另一个实施例的时钟信号处理电路的结构的图；
[0021]图10是示出图9的控制电路的示例的结构的图；
[0022]图11是示出包括图10的控制电路的时钟信号处理电路的操作时序的图；
[0023]图12是示出图9的控制电路的另一个示例的结构的图；
[0024]图13是示出包括图12的控制电路的时钟信号处理电路的操作时序的图；
[0025]图14是示出根据本公开的另一个实施例的半导体系统的结构的图；以及
[0026]图15是示出根据本公开的另一个实施例的时钟信号处理电路的操作时序的图。
具体实施方式
[0027]参考附图对本教导的各个实施例进行详细地描述。附图是各个实施例(和中间结构)的示意图。因此，由于例如制造技术和/或公差等原因，可能会导致图示的结构和形状发生变化。因而，所描述的实施例不应当被解释为限于在本文所示的特定结构和形状，而是可以包括不背离如所附权利要求所限定的本教导的精神和范围的结构和形状的偏离。
[0028]在本文参考本教导的理想化实施例的剖视图和/或平面图描述了本教导。然而，本教导的实施例不应当被解释为对本教导进行限制。尽管示出和描述了本教导的几个实施例，但本领域技术人员将理解，可以在不背离本教导的原理和精神的情况下在这些实施例中作出改变。
[0029]提供了用于一种时钟信号处理电路、一种半导体装置以及一种半导体系统的实施例，能够减少时钟训练所需要的时间。
[0030]在下面更详细地描述这些和其他特征、方面以及实施例。
[0031]图1是示出常规时钟信号处理方法的图。
[0032]参考图1，在半导体装置的上电中(S11)，控制器可以向半导体装置提供时钟训练进入命令W2CE(S12)。
[0033]控制器可以控制半导体装置根据时钟训练进入命令W2CE进入时钟训练模式，然后切换数据时钟信号WCK/WCKB(S13)。
[0034]半导体装置可以通过内部训练电路来执行将系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位相匹配的时钟训练W2C，并且确定相位匹配是否已经完成(S14)。
[0035]在操作S14中，半导体装置可以将每一级的时钟训练结果传送给控制器，并且半导
体装置可以根据控制器的响应来重复地执行下一级时钟训练。
[0036]当在操作S14中确定相位匹配已经完成时，半导体装置可以根据时钟训练退出命令W2CX来终止时钟训练模式(S15)。
[0037]然后，半导体装置可以根据从控制器提供的自刷新进入命令SRE而进入自刷新模式以执行自刷新操作(S16)。
[0038]当在操作S16中执行自刷新操作之后经过了固定时间时，半导体装置可以根据自刷新退出命令SRX来终止自刷新操作(S17)。
[0039]在操作S17中终止自刷新操作之后，半导体装置可以根据时钟训练进入命令W2CE而进入时钟训练模式(S18)。
[0040]在操作S18中，在半导体装置进入时钟训练模式的状态下，控制器可以切换数据时钟信号WCK/WCKB(S19)。
[0041]半导体装置可以通过内部训练电路来执行将系统时钟信号HCK/HCKB和数据时钟信号WCK/WCKB的相位相匹配的时钟训练W2C，并且确定相位匹配是否已经完成(S20)。
[0042]当在操作S20中确定相位匹配已经完成时，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟信号处理电路，包括：时钟缓冲器，其在接收具有相反相位的第一时钟信号对之后生成具有相反相位的第二时钟信号对，并且根据控制信号将所述第二时钟信号对固定为确定电平直到开始切换所述第一时钟信号对为止。2.根据权利要求1所述的时钟信号处理电路，进一步包括分频电路，其通过在开始切换所述第一时钟信号对时对所述第二时钟信号对进行分频来生成第三时钟信号。3.根据权利要求1所述的时钟信号处理电路，其中，所述时钟缓冲器包括：第一电流通路电路，其基于所述第一时钟信号对中的任何一个来生成所述第二时钟信号对中的任何一个；第二电流通路电路，其基于所述第一时钟信号对中的另一个来生成所述第二时钟信号对中的另一个；以及均衡电路，其根据所述控制信号通过对所述第一电流通路电路的第一电流通路和所述第二电流通路电路的第二电流通路进行均衡来将所述第二时钟信号对固定为所述确定电平直到开始切换所述第一时钟信号对为止。4.根据权利要求1所述的时钟信号处理电路，进一步包括：控制电路，其基于自刷新退出命令、时钟训练进入命令和时钟训练退出命令中的至少一个以及所述第一时钟信号对中的任何一个来生成所述控制信号。5.根据权利要求4所述的时钟信号处理电路，其中，所述控制电路包括：锁存器，其允许所述控制信号基于所述自刷新退出命令和所述时钟训练进入命令中的至少一个而转变为第一电平，并且允许所述控制信号基于所述第一时钟信号对中的所述一个而转变为第二电平。6.根据权利要求1所述的时钟信号处理电路，进一步包括：控制电路，其基于所述自刷新退出命令和所述时钟训练进入命令中的至少一个以及所述第二时钟信号对中的任何一个来生成所述控制信号。7.根据权利要求6所述的时钟信号处理电路，其中，所述控制电路包括：第一开关，其耦接在电源端子和连接节点之间，并且基于第一初步控制信号来控制；第二开关，其耦接在所述连接节点和接地端子之间，并且基于第二初步控制信号来控制；逻辑门，其基于反相的第一初步控制信号和所述第二时钟信号对中的一个来生成所述第二初步控制信号；比较器，其将耦接到所述连接节点的第一输入端子的电压电平与输入到第二输入端子的参考电压相比较，并且作为所述控制信号来输出比较结果；以及电容器，其耦接在所述比较器的所述第一输入端子和所述接地端子之间。8.根据权利要求7所述的时钟信号处理电路，其中，所述第一初步控制信号是基于所述自刷新退出命令和所述时钟训练进入命令中的至少一个所生成的。9.一种半导体装置，包括：训练电路，其仅在初始上电过程中执行一次时钟训练操作并且禁止在所述初始上电过程之后执行关于自刷新退出命令和时钟训练进入命令的所述时钟训练操作；以及时钟信号处理电路，其根据所述自刷新退出命令和所述时钟训练进入命令中的至少一
个来执行时钟缓冲控制操作，所述时钟缓冲控制操作控制接收数据时钟信号的时钟缓冲器的输出。10.根据权利要求9所述的半导体装置，其中，所述时钟训练操作包括将从所述半导体装置外部提供的所述数据时钟信号和系统时钟信号的相位相匹配的操作。11.根据权利要求9所述的半导体装置，其中，所述时钟缓冲控制操作包括将所述时钟缓冲器的输出固定为确定电平直到开始切换从所述半导体装置外部提供的所述数据时钟信号为止的操作。12.根据权利要求9所述的半导体装置，其中，所述时钟信号处理电路包括：时钟缓冲器，其在接收具有相反相位的数据时钟信号对之后生成具有相反相位的输出信号对，并且根据控制信号将所述输出信号对固定为确定电平直到开始切换所述数据时钟信号对为止；以及分频电路，其通过对所...

【专利技术属性】
技术研发人员：洪基汶，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：