一种芯片测试方法及系统技术方案

一种芯片测试方法，其包括：通过JTAG接口对连接测试端和系统级芯片的测试接口进行使能，其中，测试接口包括：通过JTAG管脚与系统级芯片连接的JTAG接口和通过通用输入输出管脚与系统级芯片连接的通用输入输出接口；经由通用输入输出接口同时向系统级芯片发送多组测试向量数据，以对系统级芯片的多个片内资源同时进行测试；响应多个片内资源的执行结果，并同时经由通用输入输出接口向测试端输出多组测试结果数据，多组测试数据对应于多组测试向量数据。本申请还提供一种芯片测试系统，可以提高测试速度。提高测试速度。提高测试速度。

【技术实现步骤摘要】
一种芯片测试方法及系统


[0001]本申请涉及半导体的芯片测试
，特别是涉及一种芯片测试方法及系统。

技术介绍

[0002]芯片的ATE（Automatic Test Equipment，自动测试设备）测试是芯片生产的一个重要环节，主要用于筛选合格强壮的芯片，剔除那些在生产过程中由于工艺原因产生劣片。如今电路在芯片内的集成规模越来越大，而工艺制程却越来越小，测试量与测试难度上升，芯片的测试成本越来越高，跟随芯片设计的革新而改进ATE测试方法可以有效解决此类问题，提高测试效率，降低测试成本。
[0003]传统的ATE与待测芯片是使用JTAG（Joint Test Action Group，联合测试工作组）作为通讯方式的，而JTAG属于一种串行总线的端口，在同样的芯片性能情况下，相比于并行端口，其测试效率肯定是较低的，且JTAG需要在芯片内根据需求插入JTAG链来完成相应的目标功能，占用了较多的片内资源。
[0004]传统芯片利用JTAG测试的方法存在接口速度低（通常JTAG频率为10MHZ~100MHZ），效率慢，且需要较多额外的片内资源（JTAG链）等的问题。

技术实现思路

[0005]为了解决现有技术存在的不足，本申请的目的在于提供一种芯片测试方法及其系统，可以提高测试速度。
[0006]为实现上述目的，本申请提供的芯片测试方法，包括，通过JTAG接口对连接测试端和系统级芯片的测试接口进行使能，其中，所述测试接口包括：通过JTAG管脚与所述系统级芯片连接的所述JTAG接口和通过通用输入输出管脚与所述系统级芯片连接的通用输入输出接口；经由所述通用输入输出接口同时向所述系统级芯片发送多组测试向量数据，以对所述系统级芯片的多个片内资源同时进行测试；响应多个所述片内资源的执行结果，并同时经由所述通用输入输出接口向所述测试端输出多组测试结果数据，所述多组测试数据对应于所述多组测试向量数据。
[0007]进一步地，所述通过JTAG接口对连接测试端和系统级芯片的测试接口进行使能的步骤，还包括：对用于控制所述系统级芯片的启动方式的预留的两个管脚进行上电，以使两个所述管脚处于高电平或低电平的状态，以使所述系统级芯片进入测试模式；利用所述JTAG接口控制所述系统级芯片内的一位寄存器，以使所述寄存器置位，进而使所述测试接口被使能。
[0008]进一步地，所述经由所述通用输入输出接口同时向所述系统级芯片发送多组测试向量数据，以对所述系统级芯片的多个片内资源同时进行测试的步骤，还包括：搭建与所述系统级芯片对应的仿真环境，并将芯片验证代码转换成所述测试接口
的代码进行模块仿真，以得到所述测试接口的仿真波形，基于所述仿真波形生成多组所述测试向量数据；通过所述通用输入输出接口及所述系统级芯片的片内总线向所述系统级芯片的多个所述片内资源分别传输多组所述测试向量数据，所述测试接口具有所述片内总线的超级权限。
[0009]进一步地，所述响应多个所述片内资源的执行结果，并同时经由所述通用输入输出接口向所述测试端输出多组测试结果数据，所述多组测试数据对应于所述多组测试向量数据的步骤，还包括：通过所述片内总线接收多个所述片内资源的测试结果数据；通过所述通用输入输出接口向所述测试端输出多组所述测试结果数据。
[0010]进一步地，还包括：在测试完成后，将在所述系统级芯片内预先设置有仅支持一次烧录的存储器烧写为1，以禁用所述测试接口。
[0011]更进一步地，所述通用输入输出接口默认为原有的功能，在进行测试时，所述通用输入输出接口通过多路转换器切换为测试接口的功能。
[0012]为实现上述目的，本申请还提供一种芯片测试系统，包括：测试接口，其包括：通过JTAG管脚与被测试端连接的JTAG接口和通过通用输入输出管脚与所述被测试端连接的通用输入输出接口，所述JTAG接口连接所述被测试端与测试端，并对所述测试接口进行使能；以及系统级芯片，其为所述被测试端，经由所述通用输入输出接口接收多组测试向量数据，由所述系统级芯片的多个片内资源同时执行并响应执行结果，并同时通过所述通用输入输出接口向所述测试端输出与所述多组测试向量对应的多组测试结果数据。
[0013]进一步地，所述系统级芯片还包括多个片内资源和片内总线，所述测试接口具有对所述片内总线的超级权限，以访问多个所述片内资源。
[0014]进一步地，所述系统级芯片具有控制启动方式的预留的两个管脚，所述两个管脚被上电而处于高电平或低电平的状态，以使所述系统级芯片进入测试模式，并利用所述JTAG接口控制所述系统级芯片内的一位寄存器，以使所述寄存器置位，进而使所述测试接口被使能。
[0015]更进一步地，所述系统级芯片内预先设置有仅支持一次烧录的存储器，在测试完成后，所述存储器从0烧写为1，以使所述测试接口禁用。
[0016]为实现上述目的，本申请提供的计算机可读存储介质，其上存储有计算机指令，当计算机指令运行时执行如上所述的芯片测试方法的步骤。
[0017]本申请的芯片测试方法及系统，通过通用输入输出管脚连接测试端和被测试端，且并行处理多个测试向量，并复用片内总线进行测试，由此可以提高测试速度。
[0018]本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。
附图说明
[0019]附图用来提供对本申请的进一步理解，并且构成说明书的一部分，并与本申请的实施例一起，用于解释本申请，并不构成对本申请的限制。在附图中：
图1为根据本申请的芯片测试系统结构示意图；图2为表示本申请的生成测试向量的示意图；图3为表示测试接口的端口及功能的示意图；图4为根据本申请的测试接口写访问的时序图；图5为根据本申请的测试接口读访问的时序图；图6为根据本申请的芯片测试方法流程图。
具体实施方式
[0020]下面将参照附图更详细地描述本申请的实施例。虽然附图中显示了本申请的某些实施例，然而应当理解的是，本申请可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本申请。应当理解的是，本申请的附图及实施例仅用于示例性作用，并非用于限制本申请的保护范围。
[0021]应当理解，本申请的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本申请的范围在此方面不受限制。
[0022]本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。其他术语的相关定义将在下文描述中给出。
[0023]需要注意，本申请中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
[0024]下面，将参考附图详细地说明本申请的实施例。
[0025]实施例1（本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片测试方法，其包括：通过JTAG接口对连接测试端和系统级芯片的测试接口进行使能，其中，所述测试接口包括：通过JTAG管脚与所述系统级芯片连接的所述JTAG接口和通过通用输入输出管脚与所述系统级芯片连接的通用输入输出接口；经由所述通用输入输出接口同时向所述系统级芯片发送多组测试向量数据，以对所述系统级芯片的多个片内资源同时进行测试；响应多个所述片内资源的执行结果，并同时经由所述通用输入输出接口向所述测试端输出多组测试结果数据，所述多组测试数据对应于所述多组测试向量数据。2.根据权利要求1所述的芯片测试方法，其中，所述通过JTAG接口对连接测试端和系统级芯片的测试接口进行使能的步骤，还包括：对用于控制所述系统级芯片的启动方式的预留的两个管脚进行上电，以使两个所述管脚处于高电平或低电平的状态，以使所述系统级芯片进入测试模式；利用所述JTAG接口控制所述系统级芯片内的一位寄存器，以使所述寄存器置位，进而使所述测试接口被使能。3.根据权利要求2所述的芯片测试方法，其中，所述经由所述通用输入输出接口同时向所述系统级芯片发送多组测试向量数据，以对所述系统级芯片的多个片内资源同时进行测试的步骤，还包括：搭建与所述系统级芯片对应的仿真环境，并将芯片验证代码转换成所述测试接口的代码进行模块仿真，以得到所述测试接口的仿真波形，基于所述仿真波形生成多组所述测试向量数据；通过所述通用输入输出接口及所述系统级芯片的片内总线向所述系统级芯片的多个所述片内资源分别传输多组所述测试向量数据，所述测试接口具有所述片内总线的超级权限。4.根据权利要求3所述的芯片测试方法，其中，所述响应多个所述片内资源的执行结果，并同时经由所述通用输入输出接口向所述测试端输出多组测试结果数据，所述多组测试数据对应于所述多组测试向量数据的步骤，还包括：通过所述片内总线接收多个所述片内资源的测...

【专利技术属性】
技术研发人员：充志阳，王少虎，
申请(专利权)人：南京芯驰半导体科技有限公司，
类型：发明
国别省市：