永久性数字感知器装置及其操作方法制造方法及图纸

本发明专利技术提供一种永久性数字感知器装置及其操作方法，包括：一第一只读(ROM)存储器阵列，具有m行

【技术实现步骤摘要】
永久性数字感知器装置及其操作方法


[0001]本专利技术涉及数字存储技术，特别涉及一种无须多重计算的全新数字内存储(in
‑
memory)处理器：永久性数字感知器装置。

技术介绍

[0002]如图1所示的现代化范纽曼型计算架构(Von Neumann computing architecture)中，中央处理单元(CPU)10根据来自主存储器11的指令及数据，执行逻辑运算。CPU 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit)12、一输出/输入装置13及一程序控制单元14。在计算进程(computation process)之前，由该程序控制单元14设定CPU 10指向存储在主存储器11中起始(initial)指令的起始位址码。之后，根据由程序控制单元14中与时脉同步(clock
‑
synchronized)的位址指针(address pointer)所存取的主存储器11的循序指令，以算术与逻辑单元12处理该些数字数据。一般而言，CPU 10的数字逻辑运算进程是同步执行的且由一组预先写好并存储于存储器的循序指令所驱动。
[0003]数字计算所消耗的功率可利用数学式表示为P～f
×
C
×
V
DD2
，其中f表示时脉频率、C表示主动(active)电路总电容值(capacitance)以及V
DD
表示数字电路的正供电电压。因此，跑一个运算程序所需的能量正比于完成该组指令的时脉步骤(clock steps)的数目。各指令步骤包含从主存储器11撷取(fetch)指令与数据、于该算术与逻辑单元12中执行微操作(micro
‑
operation)、以及将结果数据回存主存储器11或输出至该输出输入装置13。完成一组指令所需的总计算能量正比于存储器存取的频率以及充电/放电汇流排线(bus lines)与主动电路(暂存器(register)、逻辑栅(logic gate)及多工器(multiplexer))的总电容。要完成该运算处理步骤的存储器存取频率越高，数字处理器就必需消耗越多能量及时间。
[0004]在生物的神经系统(biologic nerve system)中，由连接至该神经系统的多个感知器官场接收如光、声音、触摸、味觉、嗅觉等等的外在刺激(stimuli)。神经信号以电气脉波(electrical pulse)的型式和感受体(receptor)场内产生的神经传导素(neural transmitter)(分子(molecules))的形式传送，以触发该神经系统中的神经网路的下一个连接层之活化(activation)。通过该神经系统的神经网路硬件的多重阶层，由该连接层产生的神经信号场持续向前处理。根据其神经形态(neuromorphic)架构及来自前一层的神经信号的接收场(receptive field)，各神经网路层平行处理并撷取信息。不同于目前的范纽曼型计算架构是藉由事先写好的指令重复数字数据的多个逻辑计算，信息处理的神经信号利用其神经形态架构，在层与层间以单步骤前馈(feed
‑
forward)方式传播。因此，就信息处理效率及能量消耗而言，生物神经系统的神经网路阶层的平行处理与撷取数据方式优于目前计算系统中利用多个循序的逻辑计算的处理与撷取数据方式。
[0005]因此，现有技术中，若数字处理器要完成一运算处理步骤的存储器存取频率越高，其消耗的能量和时间也就越多。

技术实现思路

[0006]为了解决现有技术中存在的问题，本专利技术提供一种永久性数字感知器装置，包括：
[0007]一第一只读(ROM)存储器阵列，具有m行
×
n列个第一存储器元件，用以平行地比较一个n位输入符号以及m个n位内容符号，其中所述m个n位内容符号硬布线于所述m行的第一存储器元件之中，其中各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其硬布线的n位内容符号；
[0008]一检测电路，根据m个指示信号，分别施加m个切换信号至一第二只读存储器阵列的m条字线；以及
[0009]所述第二只读存储器阵列，具有m行
×
q列个第二存储器元件，其中m个q位回应符号分别硬布线于所述m行的第二存储器元件之中；
[0010]其中当一行的第二存储器元件接收到一启动的切换信号时，所述行的第二存储器元件被导通以输出其硬布线的q位回应符号当作一个q位输出符号；
[0011]其中m，n及q是大于零的整数。
[0012]在一实施例中，当所有的切换信号都失效(de
‑
activated)时，所述第二只读存储器阵列不会输出任何q位回应符号。
[0013]在一实施例中，所述检测电路根据一第一控制信号以及所述m个指示信号，启动所述m个切换信号中的一个或零个切换信号以及启动一匹配信号，其中所述第一控制信号被启动以启动所述永久性数字感知器装置，以及其中当所述n位输入符号匹配所述m个n位内容符号之一且所述第一控制信号被启动时，所述匹配信号被启动。
[0014]在一实施例中，所述检测电路包括m个感测元件，各感测元件包括：
[0015]一匹配检测器，用来接收所述第一控制信号及一对应指示信号，以产生一感测信号；以及
[0016]一正反器单元，用以回应所述第一控制信号以存储所述感测信号以及启动一对应切换信号。
[0017]在一实施例中，各匹配检测器包括：
[0018]一第一PMOS装置，连接在一数字电压轨以及一第一连接节点之间，其中，所述数字电压轨具有一数字电压以及所述第一连接节点接收一对应指示信号，其中所述第一PMOS装置的栅极接收所述第一控制信号；
[0019]一第二PMOS装置，连接在所述数字电压轨以及一第二连接节点之间，其中所述第二PMOS装置的栅极连接所述第一连接节点；
[0020]一反相器，连接在所述第一连接节点及所述正反器单元之间，用以将所述对应指示信号反相为所述感测信号；以及
[0021]一电容器，连接在所述第一连接节点及一接地节点之间；
[0022]其中所有匹配检测器的第二连接节点相连接以产生所述匹配信号。
[0023]在一实施例中，所述永久性数字感知器装置还包括：
[0024]一输入缓冲器及驱动单元，连接于所述第一只读存储器阵列的n个互补搜寻线对以及一输入汇流排之间，用以根据所述第一控制信号，暂存并驱动所述n位输入信号至所述n个互补搜寻线对；
[0025]其中，所述输入汇流排用来接收所述n位输入符号。
[0026]在一实施例中，所述永久性数字感知器装置还包括：
[0027]一输出缓冲器及驱动单元，位于所述第二只读存储器阵列的q条位线以及一输出汇流排之间，用以暂存所述q位输出符号以及驱动所述q位输出符号至所述输出汇流排，其中所述输出缓冲器及驱动单元是否电气连接至所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种永久性数字感知器装置，其特征在于，包括：一第一只读存储器阵列，具有m行
×
n列个第一存储器元件，用以平行地比较一个n位输入符号以及m个n位内容符号，其中所述m个n位内容符号硬布线于所述m行的第一存储器元件之中，其中各行的第一存储器元件产生一指示信号以表示所述n位输入符号是否匹配其硬布线的n位内容符号；一检测电路，根据m个指示信号，分别施加m个切换信号至一第二只读存储器阵列的m条字线；以及所述第二只读存储器阵列，具有m行
×
q列个第二存储器元件，其中m个q位回应符号分别硬布线于所述m行的第二存储器元件之中；其中当一行的第二存储器元件接收到一启动的切换信号时，所述行的第二存储器元件被导通以输出其硬布线的q位回应符号当作一个q位输出符号；其中m，n及q是大于零的整数。2.根据权利要求1所述的永久性数字感知器装置，其特征在于，当所有的切换信号都失效时，所述第二只读存储器阵列不会输出任何q位回应符号。3.根据权利要求1所述的永久性数字感知器装置，其特征在于，所述检测电路根据一第一控制信号以及所述m个指示信号，启动所述m个切换信号中的一个或零个切换信号以及启动一匹配信号，其中所述第一控制信号被启动以启动所述永久性数字感知器装置，以及其中当所述n位输入符号匹配所述m个n位内容符号之一且所述第一控制信号被启动时，所述匹配信号被启动。4.根据权利要求3所述的永久性数字感知器装置，其特征在于，所述检测电路包含m个感测元件，各感测元件包括：一匹配检测器，用来接收所述第一控制信号及一对应指示信号，以产生一感测信号；以及一正反器单元，用以回应所述第一控制信号以存储所述感测信号以及启动一对应切换信号。5.根据权利要求4所述的永久性数字感知器装置，其特征在于，各匹配检测器包括：一第一PMOS装置，连接在一数字电压轨以及一第一连接节点之间，其中，所述数字电压轨具有一数字电压以及所述第一连接节点接收一对应指示信号，其中所述第一PMOS装置的栅极接收所述第一控制信号；一第二PMOS装置，连接在所述数字电压轨以及一第二连接节点之间，其中所述第二PMOS装置的栅极连接所述第一连接节点；一反相器，连接在所述第一连接节点及所述正反器单元之间，用以将所述对应指示信号反相为所述感测信号；以及一电容器，连接在所述第一连接节点及一接地节点之间；其中所有匹配检测器的第二连接节点相连接以产生所述匹配信号。6.根据权利要求3所述的永久性数字感知器装置，其特征在于，还包括：一输入缓冲器及驱动单元，连接于所述第一只读存储器阵列的n个互补搜寻线对以及一输入汇流排之间，用以根据所述第一控制信号，暂存并驱动所述n位输入信号至所述n个互补搜寻线对；
其中，所述输入汇流排用来接收所述n位输入符号。7.根据权利要求3所述的永久性数字感知器装置，其特征在于，还包括：一输出缓冲器及驱动单元，位于所述第二只读存储器阵列的q条位线以及一输出汇流排之间，用以暂存所述q位输出符号以及驱动所述q位输出符号至所述输出汇流排，其中所述输出缓冲器及驱动单元是否电气连接至所述第二只读存储器阵列的q条位线取决于所述第一控制信号，其中所述输出缓冲器及驱动单元是否电气连接至所述输出汇流排取决于所述匹配信号，以及其中所述输出汇流排用来传送所述q位输出符号。8.根据权利要求1所述的永久性数字感知器装置，其特征在于，所述第一只读存储器阵列包括：m条匹配线，各匹配线产生一对应指示信号且是由一对应行中多个第一存储器元件的切换晶体管相串联所组成；n个互补搜寻线对，接收所述n位输入符号，各互补搜寻线对连接至一列的多个第一存储器元件；m个第一电压轨对，沿着所述m条匹配线延伸，其中各第一电压轨对的一电压轨是一数字电压轨且各第一电压轨对的另一电压轨是一接地电压轨；以及一共源极线，用以将所述m条匹配线的同侧端点连接起来至一预设的电压端。9.根据权利要求8所述的永...

【专利技术属性】
技术研发人员：王立中，
申请(专利权)人：芯立嘉集成电路杭州有限公司，
类型：发明
国别省市：