半导体存储器和数据写入方法技术

本申请实施例涉及一种半导体存储器和数据写入方法，所述半导体存储器包括：至少一个存储阵列，所述存储阵列包括多个数据存储单元和多个校验位存储单元；校验模块，用于接收写入数据，并根据所述写入数据生成校验数据；数据传输模块，分别与所述校验模块、所述存储阵列连接，用于传输所述写入数据至所述数据存储单元，并传输所述校验数据至所述校验位存储单元；其中，所述校验数据的第一传输时长短于所述写入数据的第二传输时长，所述第一传输时长为所述校验数据由数据传输模块传输至校验位存储单元所需的时长，所述第二传输时长为所述写入数据由数据传输模块传输至数据存储单元所需的时长。所需的时长。所需的时长。

【技术实现步骤摘要】
半导体存储器和数据写入方法


[0001]本申请实施例涉及存储器
，特别是涉及一种半导体存储器和数据写入方法。

技术介绍

[0002]半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。为了获得更高的数据读写可靠性，需要在半导体存储器中设置校验模块，以校验读取的数据是否准确，但是引入校验模块可能导致存储器的读写速度变慢，影响半导体存储器的性能。

技术实现思路

[0003]本申请实施例提供了一种半导体存储器和数据写入方法，可以优化半导体存储器的写入速度，提高半导体存储器的性能。
[0004]一种半导体存储器，包括：
[0005]至少一个存储阵列，所述存储阵列包括多个数据存储单元和多个校验位存储单元；
[0006]校验模块，用于接收写入数据，并根据所述写入数据生成校验数据；
[0007]数据传输模块，分别与所述校验模块、所述存储阵列连接，用于传输所述写入数据至所述数据存储单元，并传输所述校验数据至所述校验位存储单元；
[0008]其中，所述校验数据的第一传输时长短于所述写入数据的第二传输时长，所述第一传输时长为所述校验数据由数据传输模块传输至校验位存储单元所需的时长，所述第二传输时长为所述写入数据由数据传输模块传输至数据存储单元所需的时长。
[0009]在其中一个实施例中，所述校验数据的第一传输路径短于所述写入数据的第二传输路径，所述第一传输路径为所述数据传输模块与所述校验位存储单元之间的路径，所述第二传输路径为所述数据传输模块与所述数据存储单元之间的路径；
[0010]其中，所述第一传输路径与所述第一传输时长相对应，所述第二传输路径与所述第二传输时长相对应。
[0011]在其中一个实施例中，所述校验数据包括纠错校验数据，所述写入数据和所述纠错校验数据均包括多个数据位，且所述写入数据的数据位数量多于所述纠错校验数据的数据位数量，所述校验模块包括：
[0012]纠错校验单元，与所述数据传输模块连接，用于根据所述写入数据生成所述纠错校验数据；
[0013]其中，一个所述数据位的数据对应存储至一个数据存储单元或一个校验位存储单元，定义各数据位的所述写入数据由数据传输模块传输至对应的数据存储单元所需的传输时长为数据传输时长，定义各数据位的所述纠错校验数据由数据传输模块传输至对应的校
验位存储单元所需的传输时长为校验传输时长。
[0014]在其中一个实施例中，所述第一传输时长为多个所述校验传输时长中的最大值，所述第二传输时长为多个所述数据传输时长中的最小值。
[0015]在其中一个实施例中，所述第一传输时长为多个所述校验传输时长中的平均值，所述第二传输时长为多个所述数据传输时长中的平均值。
[0016]在其中一个实施例中，所述第一传输时长为多个所述校验传输时长中的最大值，所述第二传输时长为多个所述数据传输时长中的最大值。
[0017]在其中一个实施例中，所述校验数据包括奇偶校验数据，所述写入数据包括多个数据位，所述奇偶校验数据包括一个数据位，所述校验模块包括：
[0018]奇偶校验单元，与所述数据传输模块连接，用于根据所述写入数据生成所述奇偶校验数据；
[0019]其中，一个所述数据位的数据对应存储至一个数据存储单元或一个校验位存储单元，定义各数据位的所述写入数据由数据传输模块传输至对应的数据存储单元所需的传输时长为数据传输时长，定义所述奇偶校验数据由数据传输模块传输至对应的校验位存储单元所需的传输时长为校验传输时长。
[0020]在其中一个实施例中，所述第一传输时长为所述校验传输时长，所述第二传输时长为多个所述数据传输时长中的最小值。
[0021]在其中一个实施例中，所述第一传输时长与所述第二传输时长之间的差值大于预设时长，所述预设时长为所述校验模块根据写入数据生成校验数据所需的时长。
[0022]在其中一个实施例中，所述预设时长为0.5ns至1ns。
[0023]在其中一个实施例中，所述校验模块包括第一校验单元和第二校验单元，所述数据传输模块包括第一传输单元和第二传输单元，位于相邻列的两个所述存储单元中的一个经由所述第一传输单元连接至所述第一校验单元，另一个经由所述第二传输单元连接至所述第二校验单元。
[0024]在其中一个实施例中，还包括：
[0025]多个位线对，所述位线对包括第一位线和第二位线，所述第一位线和所述第二位线传输的信号相反，位于同一列的多个所述存储单元连接至同一所述位线对；
[0026]多个局部数据线对，所述局部数据线对包括第一局部数据线和第二局部数据线，且所述第一局部数据线与所述第二局部数据线传输的信号相反；
[0027]多个灵敏放大器，各所述灵敏放大器分别与一个所述位线对和一个所述局部数据线对连接；
[0028]其中，位于相邻列的两个所述存储单元分别经由对应的位线对、灵敏放大器连接至不同的所述局部数据线对。
[0029]在其中一个实施例中，还包括：
[0030]多个全局数据线对，所述全局数据线对包括第一全局数据线和第二全局数据线，各所述全局数据线对分别与多个所述局部数据线对相对应；
[0031]多个读写转换电路，各所述读写转换电路分别对应与所述全局数据线对和一个所述局部数据线对连接，用于转换所述全局数据线对与所述局部数据线对之间的数据传输方向。
[0032]在其中一个实施例中，所述半导体存储器包括两个所述存储阵列。
[0033]在其中一个实施例中，还包括：
[0034]至少一个列译码电路，所述列译码电路对应与所述存储阵列连接；
[0035]行译码电路，分别与两个所述存储阵列连接；
[0036]其中，所述列译码电路和所述行译码电路共同用于对地址信号进行译码，以选择待写入的所述存储单元。
[0037]在其中一个实施例中，所述数据传输模块向两个所述存储阵列同步传输写入数据；或
[0038]所述数据传输模块向两个所述存储阵列分时传输写入数据。
[0039]在其中一个实施例中，靠近所述数据传输模块的存储阵列用于存储128bits的写入数据和16bits的校验数据，远离所述数据传输模块的存储阵列用于存储128bits的写入数据。
[0040]一种数据写入方法，所述数据写入方法包括：
[0041]获取写入数据，并传输所述写入数据至校验模块；
[0042]经由数据传输模块传输所述写入数据至数据存储单元，所述数据传输模块分别与所述校验模块、所述数据存储单元连接；
[0043]根据所述写入数据生成校验数据，并传输所述校验数据至校验位存储单元，所述数据传输模块分别与所述校验位存储单元连接；
[0044]其中，所述校验数据的第一传输时长短于所述写入数据的第二传输时长，所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器，其特征在于，包括：至少一个存储阵列，所述存储阵列包括多个数据存储单元和多个校验位存储单元；校验模块，用于接收写入数据，并根据所述写入数据生成校验数据；数据传输模块，分别与所述校验模块、所述存储阵列连接，用于传输所述写入数据至所述数据存储单元，并传输所述校验数据至所述校验位存储单元；其中，所述校验数据的第一传输时长短于所述写入数据的第二传输时长，所述第一传输时长为所述校验数据由数据传输模块传输至校验位存储单元所需的时长，所述第二传输时长为所述写入数据由数据传输模块传输至数据存储单元所需的时长。2.根据权利要求1所述的半导体存储器，其特征在于，所述校验数据的第一传输路径短于所述写入数据的第二传输路径，所述第一传输路径为所述数据传输模块与所述校验位存储单元之间的路径，所述第二传输路径为所述数据传输模块与所述数据存储单元之间的路径；其中，所述第一传输路径与所述第一传输时长相对应，所述第二传输路径与所述第二传输时长相对应。3.根据权利要求2所述的半导体存储器，其特征在于，所述校验数据包括纠错校验数据，所述写入数据和所述纠错校验数据均包括多个数据位，且所述写入数据的数据位数量多于所述纠错校验数据的数据位数量，所述校验模块包括：纠错校验单元，与所述数据传输模块连接，用于根据所述写入数据生成所述纠错校验数据；其中，一个所述数据位的数据对应存储至一个数据存储单元或一个校验位存储单元，定义各数据位的所述写入数据由数据传输模块传输至对应的数据存储单元所需的传输时长为数据传输时长，定义各数据位的所述纠错校验数据由数据传输模块传输至对应的校验位存储单元所需的传输时长为校验传输时长。4.根据权利要求3所述的半导体存储器，所述第一传输时长为多个所述校验传输时长中的最大值，所述第二传输时长为多个所述数据传输时长中的最小值。5.根据权利要求3所述的半导体存储器，其特征在于，所述第一传输时长为多个所述校验传输时长中的平均值，所述第二传输时长为多个所述数据传输时长中的平均值。6.根据权利要求3所述的半导体存储器，其特征在于，所述第一传输时长为多个所述校验传输时长中的最大值，所述第二传输时长为多个所述数据传输时长中的最大值。7.根据权利要求2所述的半导体存储器，其特征在于，所述校验数据包括奇偶校验数据，所述写入数据包括多个数据位，所述奇偶校验数据包括一个数据位，所述校验模块包括：奇偶校验单元，与所述数据传输模块连接，用于根据所述写入数据生成所述奇偶校验数据；其中，一个所述数据位的数据对应存储至一个数据存储单元或一个校验位存储单元，定义各数据位的所述写入数据由数据传输模块传输至对应的数据存储单元所需的传输时长为数据传输时长，定义所述奇偶校验数据由数据传输模块传输至对应的校验位存储单元所需的传输时长为校验传输时长。8.根据权利要求7所述的半导体存储器，所述第一传输时长为所述校验传输时长，所述
第二传输时长为多个所述数据传输时长中的最小值。9.根据权利要求2至7任一项所述的半导体存储器，其特征在于，所述第一传输时长与所述第二传...

【专利技术属性】
技术研发人员：尚为兵，李红文，冀康灵，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：