接口协议转换器转换方法及用于执行方法的FPGA系统技术方案

本发明专利技术涉及导航电子技术领域，尤其涉及一种接口协议转换器转换方法及用于执行方法的FPGA系统，所述转换方法包括系统时钟模块，系统复位模块，同步时序模块，BISS

【技术实现步骤摘要】
接口协议转换器转换方法及用于执行方法的FPGA系统


[0001]本专利技术涉及导航电子
，尤其涉及一种接口协议转换器转换方法及用于执行方法的FPGA系统。

技术介绍

[0002]目前姿态测量有多种方案，其中绝对式光电编码器（BISS
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C）作为位置反馈元件，因其具有精度高、可靠性好、体积小、重量轻、硬件接口简单和易于维护等优点，已经广泛应用，此类编码器通常采用BISS
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C协议作为通讯协议，而常规的数字处理系统常以数字并行接口或RS422串行接口作为其输出接口，为实现数据正常通讯，需要设计将BISS
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C协议转换为数字并行接口或RS422串行接口协议的协议转换器。
[0003]协议转换器能使数据在不同接口协议之间透明传输，使得采用不同接口协议的传感器与通用主机能相互合作。将BISS
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C协议转换为数字并行接口或RS422串行接口协议的协议转换器在本课题的研究过程中处于较关键的位置，目前此类协议转换器没有通用产品，各个设备研制厂商一般采用设计专用硬件+专用软件的方式解决协议转换问题。此类协议转换器要解决的主要问题有三，一是BISS
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C协议解码，二是处理器进行数据转换及控制；三是数字并口或串口（UART）协议处理输出。BISS
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C协议解码可通过厂商提供的解码芯片、单片机、FPGA系统等进行。其中厂商提供的解码芯片价格较高、可拓展性差，而单片机由于其自身性能限制，通讯速率慢，FPGA系统具有灵活性高，可根据需求自主配置等优点；数据转换及控制任务可通过通用处理器、嵌入式处理器、FPGA系统等方式进行，其中通用处理器设计复杂度高，功耗大，采用较少；嵌入式处理器可以采用DSP或ARM等实现，具有功耗低、实时性好等优点，但需配置相应的处理软件，开发门槛较高，而采用FPGA系统处理，可与其他模块共享FPGA系统硬件，可实现小型化低功耗设计，具有优势。数字并口或UART协议处理输出功能可采用通用数字并口或UART芯片、FPGA系统设计实现。采用通用芯片实现具有性能稳定、开发过程简单等优势，为较多设计方案所采用，而采用FPGA系统实现，则对设计与验证要求较高，但相对来说，更能减少体积、降低功耗，能满足一些特定场合应用。

技术实现思路

[0004]本专利技术的目的是提供一种将BISS
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C协议的角度传感器信息转换为数字并行接口及RS422串行接口协议的接口协议转换器方法，基于功耗、体积、功能、性能等指标要求进行总体方案设计，采用FPGA系统实现接口协议转换器所必须的BISS
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C协议解码、数据转换及控制及数字并口或UART协议处理输出这三部分内容。
[0005]实现本专利技术目的技术方案， 本专利技术提供了一种接口协议转换器转换方法，所述接口协议转换器转换方法基于FPGA系统，所述FPGA系统包括系统时钟模块，系统复位模块，同步时序模块，BISS
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C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，所述接口协议转换器转换方法包括如下步骤：S1.外部时钟模块输出外部时钟给系统时钟模块，系统时钟模块接收到外部时钟
后，应用锁相电路进行时钟处理及锁相，输出时钟稳定信号给系统复位模块，并输出全局时钟，全局时钟驱动同步时序模块，BISS
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C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步，系统复位模块收到时钟稳定信号进行同步处理及滤波处理，输出全局复位信号，驱动同步时序模块，BISS
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C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步复位工作，使上电起始工作状态各模块处于工作初始化状态；S2. 同步时序模块在S1步骤输出的全局时钟驱动下产生同步控制信号，同时输出给两通道BISS
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C接收解码模块，BISS
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C接收解码模块在收到同步控制信号后，按同步控制要求提供给外部BISS
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C协议传感器通讯时钟，并开始接收BISS
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C协议串行数据，对接收到的BISS
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C协议串行数据进行协议解析，输出解码后的数据及采集完成信号；S3. 数据锁存及同步控制模块将接收到S2步骤的两通道解码后的数据及采集完成信号进行数据锁存处理，并将采集完成信号进行同步处理，输出同步数据和同步准备好信号，状态控制及数据处理模块收到同步数据和同步准备好信号后，将数据按字节进行处理，并补齐字节，以同步准备好信号启动发送流程，在流程中处理字节选择及取下一字节信号，完成同步后，向数字并口模块发送数字并口数据及并口控制信号，向UART发送模块发送UART数据及UART控制信号；S4. 数字并口模块接收到S3步骤的数字并口数据及并口控制信号，实现数字并口输出，UART发送模块接收到S3步骤的UART数据及UART控制信号，在全局时钟驱动下，产生发送波特率的信号，组织数据帧格式、发送数据，输出发送数据及取下一字节信号。
[0006]S2中解码后的数据为26位并行数据。
[0007]S4步骤中的所述UART发送模块的容量为1K 深度FIFO。
[0008]本专利技术另一方面提供了一种FPGA系统，用于执行上述接口协议转换器转换方法，所述FPGA系统的硬件包括FPGA芯片、供电单元、配置单元、时钟单元及对外数据接口。
[0009]所述时钟单元为25MHz频率的片式晶体振荡器。
[0010]所述供电单元包括变换器、输入端及输出端，通过变换器在输入端输入DC5V，输出端输出分别为DC1.2V及DC3.3V，并在输入端及输出端之后进行滤波处理。
[0011]所述配置单元为SPI接口的FLASH芯片。
[0012]所述对外数据接口为两通道的BISS
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C通信接口、一通道的串行接收接口、一通道的并行输出接口、一通道的串行输出接口。
[0013]所述并行输出接口由FPGA芯片实现输出。
[0014]所述BISS
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C通信接口、所述串行接收接口及所述串行输出接口采用差分
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TTL电平转换器件电路。
[0015]本专利技术的有益效果是：本专利技术的优点之一是提出了一种将BISS
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C协议的角度传感器信息转换为数字并行接口及RS422串行接口协议的协议转换器的独创性设计方法，可在不同的FPGA系统之间移植。该方法设计的协议转换器具备体积小、功耗低、转换延迟固定且小等优势，能够满足惯导设备小型化设计需求。
[0016]本专利技术的另一优点基于双通道BISS
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C模块的数据同步采集发送设计技术，双通道同步精度达到0.1微秒，同步转换延迟为36微妙，提高了数据采集精度，满足低延时采集要
求。
[0017]本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种接口协议转换器转换方法，其特征在于，所述接口协议转换器转换方法基于FPGA系统，所述FPGA系统包括系统时钟模块，系统复位模块，同步时序模块，BISS
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C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，所述接口协议转换器转换方法包括如下步骤：S1.外部时钟模块输出外部时钟给系统时钟模块，系统时钟模块接收到外部时钟后，应用锁相电路进行时钟处理及锁相，输出时钟稳定信号给系统复位模块，并输出全局时钟，全局时钟驱动同步时序模块，BISS
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C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步，系统复位模块收到时钟稳定信号进行同步处理及滤波处理，输出全局复位信号，驱动同步时序模块，BISS
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C接收解码模块，数据锁存及同步控制模块，状态控制及数据处理模块，数字并口模块及UART发送模块，进行同步复位工作，使上电起始工作状态各模块处于工作初始化状态；S2. 同步时序模块在S1步骤输出的全局时钟驱动下产生同步控制信号，同时输出给两通道BISS
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C接收解码模块，BISS
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C接收解码模块在收到同步控制信号后，按同步控制要求提供给外部BISS
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C协议传感器通讯时钟，并开始接收BISS
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C协议串行数据，对接收到的BISS
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C协议串行数据进行协议解析，输出解码后的数据及采集完成信号；S3. 数据锁存及同步控制模块将接收到S2步骤的两通道解码后的数据及采集完成信号进行数据锁存处理，并将采集完成信号进行同步处理，输出同步数据和同步准备好信号，状态控制及数据处理模块收到同步数据和同步准备好信号后，将数据按字节进行处理，并补齐字节，以同步准备好信号启动发送流程，在流程中处理字...

【专利技术属性】
技术研发人员：肖泉建，张广拓，吴永波，马文霞，海淼，
申请(专利权)人：中国船舶重工集团公司第七零七研究所，
类型：发明
国别省市：