集成电路结构制造技术

本公开提出一种集成电路(IC)结构布局以提高存储器阵列的效能，例如静态随机存取存储器(SRAM)。示例性IC装置包括SRAM单元和电性耦接至SRAM单元的互连结构。互连结构包括电性耦接至SRAM单元的第一金属层，第一金属层包括位元线、具有第一电压的第一电压线、字元线着陆垫以及具有与第一电压不同的第二电压的第二电压线。第一电压线与位元线相邻。字元线着陆垫与第一电压线相邻。第二电压线与字元线着陆垫相邻。第二金属层设置在第一金属层上方。第二金属层包括电性耦接至字元线着陆垫的字元线。线。线。

【技术实现步骤摘要】
集成电路结构


[0001]本公开涉及一种集成电路结构，尤其涉及需要更少的第一金属层的金属线的集成电路结构。

技术介绍

[0002]静态随机存取存储器(static random access memory；SRAM)通常是指仅在施加电源时可以保留所储存数据的任何存储器或储存器(storage)。随着对集成电路速度的要求越来越高，SRAM单元的读取速度和写入速度也变得越来越重要。一种提高效能的技术包括将SRAM单元的位元线放置在最低金属层中以降低电容。然而，随着已经非常小的SRAM单元的尺寸日益微缩，金属厚度和宽度的不断缩小，这种要求很难实现。由于金属节距(pitch)限制，微缩进一步限制了逻辑电路布线的考虑。因此，当前的SRAM单元布局并非在各个方面都令人满意。

技术实现思路

[0003]本公开提供一种集成电路结构。集成电路结构包括存储器单元和互连结构。互连结构设置在存储器单元上方，并且电性耦接至存储器单元。互连结构包括电性耦接至存储器单元的第一金属层和设置在第一金属层上方的第二金属层。第一金属层包括位元线、被配置以接收第一电压的第一电压线、字元线着陆垫、互补位元线以及配置以接收第二电压的第二电压线，第二电压与第一电压不同。第二金属层包括电性耦接至字元线着陆垫的字元线。字元线着陆垫设置在第一电压线和互补位元线之间。第一电压线和互补位元线设置在位元线和第二电压线之间。
[0004]本公开提供一种集成电路结构。集成电路结构包括存储器单元和互连结构。存储器单元具有上拉装置、下拉装置以及传输闸装置。上拉装置和下拉装置共享第一栅极结构，并且传输闸装置具有第二栅极结构。互连结构具有第一金属层和在第一金属层上方的第二金属层。第一金属层包括位元线、连接至上拉装置并且被配置以接收第一电压的第一电压线、连接至传输闸装置的字元线着陆垫、连接至传输闸装置的互补位元线以及连接至下拉装置并且被配置以接收第二电压的第二电压线，第二电压与第一电压不同。第二金属层包括连接至字元线着陆垫的字元线。第一电压线与位元线相邻。字元线着陆垫与第一电压线相邻。互补位元线与字元线着陆垫相邻。第二电压线与互补位元线相邻。字元线着陆垫在上拉装置和下拉装置之间。
[0005]本公开提供一种集成电路结构。集成电路结构包括存储器单元和互连结构。存储器单元具有上拉装置、下拉装置、第一传输闸装置以及第二传输闸装置。上拉装置和下拉装置共享第一栅极结构。第一传输闸装置具有第二栅极结构，并且第二传输闸装置具有第三栅极结构。互连结构具有第一金属层和在第一金属层上方的第二金属层。第一金属层包括位元线、被配置以接收第一电压的第一电压线、连接至第二栅极结构的字元线着陆垫、连接至第一传输闸装置的互补位元线以及被配置以接收第二电压的第二电压线，第二电压与第
一电压不同。第二金属层包括连接至字元线着陆垫的字元线。第一电压线与位元线相邻。字元线着陆垫与第一电压线相邻。互补位元线与字元线着陆垫相邻。第二电压线与互补位元线相邻。字元线着陆垫在第一栅极结构和第二栅极结构上方延伸。
附图说明
[0006]本公开实施例可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
[0007]图1根据本公开的各个方面显示了双端口(two
‑
port)静态随机存取存储器(SRAM)单元的电路图。
[0008]图2根据本公开的各个方面显示了双端口SRAM单元的示例性布局的俯视图。
[0009]图3A、图3B以及图3C根据本公开的各个方面显示了双端口SRAM单元的示例性布局的各个层的俯视图。
[0010]图4A、图4B、图4C、图4D以及图4E根据本公开的各个方面显示了双端口SRAM单元的示例性布局的剖面图。
[0011]图5根据本公开的各个方面显示了两个双端口SRAM单元的示例性布局的俯视图。
[0012]图6A和图6B根据本公开的各个方面显示了两个双端口SRAM单元的示例性布局的各个层的示例性布局的俯视图。
[0013]图7根据本公开的各个方面显示了三端口SRAM单元的电路图。
[0014]图8根据本公开的各个方面显示了三端口SRAM单元的示例性布局的俯视图。
[0015]图9A、图9B以及图9C根据本公开的各个方面显示了三端口SRAM单元的示例性布局的各个层的俯视图。
[0016]附图标记如下：
[0017]100:静态随机存取存储器单元
[0018]WPU
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1:写入上拉晶体管、晶体管、上拉晶体管
[0019]WPU
‑
2:写入上拉晶体管、晶体管、上拉晶体管
[0020]WPD
‑
1:写入下拉晶体管、晶体管、下拉晶体管
[0021]WPD
‑
2:写入下拉晶体管、晶体管、下拉晶体管
[0022]RPD:读取下拉晶体管、下拉晶体管
[0023]WPG
‑
1:传输栅晶体管、晶体管
[0024]WPG
‑
2:传输栅晶体管、晶体管
[0025]RPG:读取传输栅晶体管、传输栅晶体管
[0026]W_WL:写入字元线、字元线
[0027]R_WL:读取字元线
[0028]W_BL:写入位元线
[0029]W_BLB:写入互补位元线
[0030]R_BL:读取位元线
[0031]102,104:储存数据节点
[0032]106,108:Vdd节点
[0033]110,112,114:Vss节点
[0034]Vdd:正电源节点、电源电压/线
[0035]Vss:电源电压、电源电压/线
[0036]200:静态随机存取存储器单元布局
[0037]A
‑
A:线段
[0038]B
‑
B:线段
[0039]C
‑
C:线段
[0040]D
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D:线段
[0041]E
‑
E:线段
[0042]202:N井区
[0043]204A:P井区、第一P井区
[0044]204B:P井区、第二P井区
[0045]206A～206D:外边界
[0046]208A～208H:有源区
[0047]210A～210E:栅极电极
[0048]212A～212J:源极/漏极接点
[0049]214A,214B:栅极接点
[0050]216A,216B,216C:栅极通孔
[0051]218A～218G:源极/漏极通孔
[0052]220～236:导线
[0053]238A,238B,238C:通孔
[0054]240,本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构，包括：一存储器单元；以及一互连结构，设置在上述存储器单元上方，并且电性耦接至上述存储器单元，其中上述互连结构包括：一第一金属层，电性耦接至上述存储器单元，其中上述第一金属层包括一位元线、被配置以接收一第一电压的一第一电压线、一字元线着陆垫、一互补位元线以及被配置以接收一第二电压...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：