用于MOS控制的功率半导体器件的单元设计制造技术

IGBT（1）包括：第一导电类型的漂移区（100）；多个沟槽（14，16），其横向限制出具有相应的源极区（101）和相应的本体区（102）的第一类型台面（17）和第二类型台面（18）两者。屏蔽区（103）例如不与第二类型台面（18）横向重叠，而是仅与第一类型台面（17）横向重叠。是仅与第一类型台面（17）横向重叠。是仅与第一类型台面（17）横向重叠。

【技术实现步骤摘要】
用于MOS控制的功率半导体器件的单元设计


[0001]本说明书涉及功率半导体器件的实施例和制造功率半导体器件的方法的实施例。例如，本说明书涉及IGBT或另一MOS控制的功率半导体器件的实施例，其中，根据特定的空间配置，在基于MOS的控制部分附近提供与漂移区的导电类型互补的导电类型的屏蔽区。

技术介绍

[0002]现代设备在汽车、消费和工业应用（例如转换电能和驱动电动机或电机）中的许多功能都依赖功率半导体开关。例如，仅举几个例子，绝缘栅双极晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）和二极管已经用于各种应用，包括但不限于电源和功率转换器中的开关。
[0003]功率半导体器件通常包括半导体本体，该半导体本体被配置成沿着器件的两个负载端子之间的负载电流路径传导正向负载电流。
[0004]此外，在可控功率半导体器件（例如晶体管）的情况下，负载电流路径可以借助于通常被称为栅电极的绝缘电极来控制。例如，在从例如驱动器单元接收到对应的控制信号时，控制电极可以将功率半导体器件设置在正向导通状态和阻断状态之一中。
[0005]通常，栅电极可以包括在功率半导体器件的沟槽内，其中，沟槽可以呈现条纹、针/柱、或正方形/矩形/六边形/多边形配置。
[0006]两个相邻的沟槽横向地限制半导体本体的部分，其通常称为台面或台面部分。如果沟槽中的一个是控制沟槽，则这种台面通常被配置用于提供正向负载电流的路径，这例如通过包括电连接到负载端子中的一个的本体区和源极区。为此，可以在台面的本体区中引入反型沟道，以便允许负载电流传导。
[0007]在开关操作期间，如果可能发生短路过电流情况，则具有控制电极的沟槽底部可能经受高电场，这可能会危害器件的正确功能。

技术实现思路

[0008]根据一个实施例，一种功率半导体器件包括：在第一侧的第一负载端子、第二负载端子以及耦合到第一负载端子和第二负载端子的半导体本体，该半导体本体被配置成在第一负载端子和第二负载端子之间传导负载电流并且具有第一导电类型的漂移区；多个沟槽，所述多个沟槽在所述第一侧处并且沿着垂直方向延伸到半导体本体中。每个沟槽包括通过沟槽绝缘体与半导体本体绝缘的沟槽电极。多个沟槽中的两个（也称为控制沟槽）被设置成彼此横向相邻，并且在空间上限制出第一类型台面，其中，第一类型台面被配置成在第一负载端子和漂移区之间传导负载电流的部分。多个沟槽中的另外两个（也称为暴露沟槽）被设置成彼此横向相邻，并且在空间上限制出被配置成不传导反型沟道电流的第二类型台面；第二类型台面通过间隔区与第一类型台面在空间上分开地设置。功率半导体器件还包括至少在第一类型台面中的第一导电类型的源极区；至少在第一类型台面中的第二导电类型的本体区，该本体区将源极区与漂移区分开；与本体区分开的第二导电类型的屏蔽区，其
至少部分地沿着垂直方向比一些沟槽的底部更远地延伸，其中，至少控制沟槽的底部至少部分地延伸到屏蔽区中；以便形成与第一类型台面的横向至少部分重叠，与第一类型台面的所述部分重叠比与第二类型台面的重叠更大。例如，屏蔽区被配置成与第一类型台面相比，与第二类型台面具有更少重叠或没有重叠。第二负载端子可以设置在半导体本体的第二侧处，其中，第二侧可以与第一侧对置。例如，间隔区可具有在第一类型台面的横向宽度的30%至300%的范围内的横向宽度。第二类型台面可被配置成不形成反型沟道。
[0009]根据另一实施例，一种功率半导体器件包括：在第一侧的第一负载端子、第二负载端子以及耦合到第一负载端子和第二负载端子的半导体本体，该半导体本体被配置成在第一负载端子和第二负载端子之间传导负载电流并且具有第一导电类型的漂移区；多个沟槽，该多个沟槽在第一侧处并且沿着垂直方向延伸到半导体本体中。每个沟槽包括通过沟槽绝缘体与半导体本体绝缘的沟槽电极。多个沟槽中的两个被设置成彼此横向相邻并且在空间上限制出第一类型台面，其中，第一类型台面被配置成在第一负载端子与漂移区之间传导负载电流的部分。多个沟槽中的另外两个被设置成彼此横向相邻，并且在空间上限制出被配置成不传导反型沟道电流的第二类型台面，该第二类型台面被设置成在空间上与第一类型台面分开并且与第一负载端子电连接。虚设台面由多个沟槽中的又另外两个横向限制出，并且被设置在第二类型台面中的两个之间。虚设台面与第一负载端子电绝缘，并且具有第一类型台面的横向宽度的至少110%或甚至至少150%的横向宽度。虚设台面的横向宽度可以可选地不超过第一类型台面的横向宽度的400%。在另一示例中，虚设台面的横向宽度可以不超过第一类型台面的横向宽度的200%。功率半导体器件还具有至少在第一类型台面中的第一导电类型的源极区、以及至少在第一类型台面中的第二导电类型的本体区，该本体区将源极区与漂移区分开。第二负载端子可以设置在半导体本体的第二侧，其中，第二侧可以与第一侧对置。第二类型台面可被配置成不形成反型沟道。
[0010]虚设台面区可以包括虚设台面和限制出相应虚设台面的一个或两个沟槽。根据另一实施例，虚设台面区的间距可以大于功率半导体器件的其他（有源）区的间距。更具体地，虚设台面区的间距可以大于一个或多个第一类型台面区的间距。例如，虚设台面区可以具有第一类型台面区的间距的至少110%或至少150%的间距。第一类型台面区可以包括第一类型台面和限制出相应的第一类型台面的一个或两个沟槽。对虚设台面被设置在其之间的两个第二类型台面进行限制的沟槽之间的距离大于对两个相邻第一类型台面进行限制的沟槽之间的距离。更一般地，两个邻近沟槽之间的距离在虚设台面区中可以大于在第一类型台面区中，例如大到至少110%或至少150%。
[0011]虚设台面区中的沟槽密度可以低于功率半导体器件的其他（有源）区中的沟槽密度。这种较低的沟槽密度可能是沟槽的距离更大的结果。第一类型台面区中的沟槽的较高密度可以提供对电场的屏蔽效果。换句话说，作为沟槽密度的结果，沟槽在第一类型台面区中彼此屏蔽。分别由于虚设台面区中的较低沟槽密度或虚设台面区中的沟槽的较大距离，虚设台面区中的沟槽被较少地屏蔽或被更多地暴露。因此，虚设台面区中的沟槽也可以被称为暴露沟槽。这导致了在虚设台面区中的更高的雪崩概率，这可能会导致eff。
[0012]根据另一实施例，一种沟槽IGBT包括：第一导电类型的漂移区；多个沟槽，所述多个沟槽横向地限制出具有相应的源极区和相应的本体区的第一类型台面以及第二类型台面两者，所述多个沟槽延伸到IGBT的无源单元部分和有源单元部分中。无源单元部分和有
源单元部分都设置在IGBT的有源区中，并且通过至少一个间隔区彼此分开。有源单元部分的沟槽底部的部分通过第二导电类型的屏蔽区与漂移区分开。无源单元部分的沟槽底部的部分与漂移区直接接触。有源单元部分的沟槽也称为控制沟槽。无源单元部分的沟槽也称为暴露沟槽。
[0013]根据另一实施例，一种沟槽IGBT包括：第一导电类型的漂移区；多个沟槽，所述多个沟槽横向地限制出具有相应的源极区和相应的本体区的第一类型台面以及第二类型台面两者，所述多个沟槽延伸到IGBT的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件（1），包括：
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在第一侧（110）处的第一负载端子（11）、第二负载端子（12）、以及耦合到所述第一负载端子（11）和所述第二负载端子（12）的半导体本体（10），所述半导体本体（10）被配置成在所述第一负载端子（11）和所述第二负载端子（12）之间传导负载电流，以及具有第一导电类型的漂移区（100）；
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多个沟槽（14，16），其在所述第一侧（110）处并且沿着垂直方向（Z）延伸到所述半导体本体（10）中，其中，每个沟槽（14，16）包括通过沟槽绝缘体（142，162）与半导体本体（10）绝缘的沟槽电极（141，161），所述多个沟槽（14、16）中的两个被形成为控制沟槽（14），其彼此横向相邻设置并且在空间上限制出第一类型台面（17），其中，所述第一类型台面（17）被配置成在所述第一负载端子（11）与所述漂移区（100）之间传导负载电流的部分；所述多个沟槽（14，16）中的另外两个被形成为暴露沟槽（16），其彼此横向相邻设置并且在空间上限制出被配置成不传导反型沟道电流的第二类型台面（18），所述第二类型台面（18）被设置成通过间隔区（19）与所述第一类型台面（17）在空间上分开；
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至少在所述第一类型台面（17）中的第一导电类型的源极区（101）；
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至少在所述第一类型台面（17）中的第二导电类型的本体区（102），所述本体区（102）将所述源极区（101）与所述漂移区（100）分开；
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与所述本体区（102）分开的第二导电类型的屏蔽区（103），所述屏蔽区：至少部分地沿所述垂直方向（Z）比所述沟槽（14，16）中的一些的底部更远延伸，其中，至少所述控制沟槽（14）的底部至少部分地延伸到所述屏蔽区（103）中；延伸以便形成与所述第一类型台面（17）的横向至少部分重叠，与所述第一类型台面（17）的所述部分重叠比与所述第二类型台面（18）的重叠更大。2.根据权利要求1所述的功率半导体器件（1），其中，
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所述控制沟槽（14）的沟槽电极（141）电连接到所述功率半导体器件（1）的控制端子；和/或
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所述暴露沟槽（16）的所述沟槽电极（161）电连接到所述功率半导体器件（1）的所述第一负载端子（11）、所述控制端子或另一端子。3.根据权利要求2所述的功率半导体器件（1），其中，
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由至少一个控制沟槽（14）在空间上限制出所述第一类型台面（17）；
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由至少一个暴露沟槽（16）在空间上限制出所述第二类型台面（18）。4.根据权利要求3所述的功率半导体器件（1），其中，
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所述至少一个控制沟槽（14）的底部完全延伸到所述屏蔽区（103）中；
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所述至少一个暴露沟槽（16）的底部仅部分地被所述屏蔽区（103）覆盖或甚至延伸超过所述屏蔽区（103）。5.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述间隔区（19）由所述沟槽（14、16）中的两个在空间上限制出，并且与所述第一负载端子（11）分开，并且可选地，其中，在垂直截面中，所述间隔区（19）完全由所述屏蔽区（103）填充。6.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述半导体本体（10）
包括与所述暴露沟槽（16）的沟槽底部直接相邻的第一导电类型的反掺杂，其中，通过所述反掺杂，所述屏蔽区（103）的掺杂的有效掺杂被减少以减小所述暴露沟槽（16）的沟槽底部处的所述屏蔽区（103）的延伸。7.根据权利要求5或6所述的功率半导体器件（1），其中，所述屏蔽区（103）从所述间隔区（19）横向延伸，以便形成与所述第一类型台面（17）的至少部分横向重叠，并且以便不与所述第二类型台面（18）横向重叠或在较小程度上与所述第二类型台面（18）横向重叠。8.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述间隔区（19）的横向宽度（WM）是所述第一类型台面（17）的横向宽度的至少30%。9.根据前述权利要求中任一项所述的功率半导体器件（1），其中，与所述间隔区（19）和所述第一类型台面（17）之间的所述沟槽（14、16）相比，所述间隔区（19）和所述第二类型台面（18）之间的所述沟槽（16）沿着所述垂直方向（Z）延伸得更远。10.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述第二类型台面（18）的横向宽度在所述第一类型台面（17）的横向宽度的10%至200%的范围内。11.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述屏蔽区（103）电浮置或电连接到所述第一负载端子（11）。12.根据前述权利要求中任一项所述的功率半导体器件（1），在有源区中包括多个单位单元（1
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1），每个单位单元包括多个单元部分（1
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10），其中，在一个或至多50%的单位单元（1
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1）中的每一个中，
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根据所述屏蔽区（103）与所述第一类型台面（17）和所述第二类型台面（18）的横向重叠有关的规定来配置第一数量的所述单元部分（1
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10）；
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根据所述屏蔽区（103）与所述第一类型台面（17）和所述第二类型台面（18）两者横向重叠的规定来配置第二数量的所述单元部分（1
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10）；
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所述第一数量和所述第二数量之和等于所述单位单元（1
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1）的单元部分（1
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10）的总数，并且其中，所述第一数量与所述第二数量之间的比率等于或小于1/2。13.一种功率半导体器件（1），包括：
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在第一侧（110）处的第一负载端子（11）、第二负载端子（12）、以及耦合到所述第一负载端子（11）和所述第二负载端子...

【专利技术属性】
技术研发人员：T，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：